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1. (WO2018004654) GROUP III-N TRANSISTORS INCLUDING SOURCE TO CHANNEL HETEROSTRUCTURE DESIGN
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Pub. No.:    WO/2018/004654    International Application No.:    PCT/US2016/040690
Publication Date: 04.01.2018 International Filing Date: 01.07.2016
IPC:
H01L 29/778 (2006.01), H01L 29/66 (2006.01), H01L 21/8238 (2006.01), H01L 29/78 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: DASGUPTA, Sansaptak; (US).
THEN, Han Wui; (US).
RADOSAVLJEVIC, Marko; (US)
Agent: BRODSKY, Stephen I.; (US)
Priority Data:
Title (EN) GROUP III-N TRANSISTORS INCLUDING SOURCE TO CHANNEL HETEROSTRUCTURE DESIGN
(FR) TRANSISTORS DU GROUPE III-N COMPRENANT UNE CONCEPTION D'HÉTÉROSTRUCTURE SOURCE-CANAL
Abstract: front page image
(EN)Techniques are disclosed for forming group III-N transistors including a source to channel heterostructure design. As will be apparent in light of this disclosure, the source to channel heterostructure design may include inserting a relatively high bandgap material layer (e.g., relative to the bandgap of the channel material) between the source and channel of the III-N transistor. In some such embodiments, the relatively high bandgap material layer may be a portion of the polarization charge inducing layer formed over the III-N layer including the channel (e.g., to form a heterojunction/2DEG configuration) that is purposefully left in the source region when forming the source/drain trenches. The source to channel heterostructure design can be used to enhance the high frequency performance of the III-N transistor. Other embodiments may be described and/or disclosed.
(FR)L'invention concerne des techniques permettant de former des transistors du groupe III-N comprenant une conception d'hétérostructure source-canal. La conception d'hétérostructure source-canal peut consister à insérer une couche de matériau à bande interdite relativement élevée (par exemple, par rapport à la bande interdite du matériau de canal) entre la source et le canal du transistor III-N. Selon certains modes de réalisation de l'invention, la couche de matériau à bande interdite relativement élevée peut être une partie de la couche induisant une charge de polarisation formée sur la couche III-N comportant le canal (par exemple, de manière à former une configuration d'hétérojonction/2 DEG) qui est intentionnellement laissée dans la région de source lors de la formation des tranchées de source/drain. La conception d'hétérostructure source-canal peut être utilisée afin d'améliorer les performances haute fréquence du transistor III-N. D'autres modes de réalisation peuvent être décrits.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)