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1. (WO2018003703) METHOD FOR MANUFACTURING PACKAGE SUBSTRATE FOR CARRYING SEMICONDUCTOR ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT-MOUNTED SUBSTRATE
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Pub. No.:    WO/2018/003703    International Application No.:    PCT/JP2017/023237
Publication Date: 04.01.2018 International Filing Date: 23.06.2017
IPC:
H01L 23/12 (2006.01), H05K 3/46 (2006.01)
Applicants: MITSUBISHI GAS CHEMICAL COMPANY, INC. [JP/JP]; 5-2, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008324 (JP)
Inventors: HIRANO, Syunsuke; (JP).
KATO, Yoshihiro; (JP).
OGASHIWA, Takaaki; (JP).
KAWASHITA, Kazuaki; (JP).
NAKAJIMA, Youichi; (JP)
Agent: INABA, Yoshiyuki; (JP).
ONUKI, Toshifumi; (JP).
NAITO, Kazuhiko; (JP)
Priority Data:
2016-131702 01.07.2016 JP
2017-005949 17.01.2017 JP
Title (EN) METHOD FOR MANUFACTURING PACKAGE SUBSTRATE FOR CARRYING SEMICONDUCTOR ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT-MOUNTED SUBSTRATE
(FR) PROCÉDÉ DE FABRICATION D'UN SUBSTRAT DE BOÎTIER PERMETTANT DE PORTER UN ÉLÉMENT SEMI-CONDUCTEUR, ET PROCÉDÉ DE FABRICATION D'UN SUBSTRAT MONTÉ SUR UN ÉLÉMENT SEMI-CONDUCTEUR
(JA) 半導体素子搭載用パッケージ基板の製造方法及び半導体素子実装基板の製造方法
Abstract: front page image
(EN)A method for manufacturing a package substrate for carrying a semiconductor element, including: a substrate formation step (a) for forming a support substrate for forming a circuit, the support substrate for forming a circuit including, in the sequence listed, a peeling layer including at least a first insulating resin layer and a silicon compound and an ultrathin copper foil having a thickness of 1-5 μm; a first wiring conductor formation step (b) for forming a first wiring conductor by pattern electrolytic copper plating on the ultrathin copper foil of the support substrate for forming a circuit; a lamination step (c) for disposing a second insulating resin layer so as to be in contact with the first wiring conductor, and applying heat and pressure to the second insulating resin layer and laminating the second insulating resin layer; a second wiring conductor formation step (d) for forming a non-penetrating hole reaching the first wiring conductor in the second insulating resin layer, connecting the inner wall of the non-penetrating hole by electrolytic copper plating and/or electroless copper plating, and forming a second wiring conductor; a peeling step (e) for peeling the first insulating resin layer from the support substrate for forming a circuit on which the first wiring conductor and the second wiring conductor are formed; and a removal step (f) for removing the release layer and/or the ultrathin copper coil.
(FR)La présente invention concerne un procédé de fabrication d'un substrat de boîtier permettant de porter un élément semi-conducteur, comprenant : une étape de formation de substrat (a) permettant de former un substrat de support permettant de former un circuit, le substrat de support permettant de former un circuit comprenant, dans l'ordre suivant, une couche de décollage comprenant au moins une première couche de résine isolante et un composé de silicium et une feuille de cuivre ultramince d'une épaisseur de 1-5 µm ; une étape de formation de premier conducteur de câblage (b) permettant de former un premier conducteur de câblage par dépôt électrolytique de cuivre sur la feuille de cuivre ultramince du substrat de support permettant de former un circuit ; une étape de stratification (c) permettant de disposer une seconde couche de résine isolante de façon à être en contact avec le premier conducteur de câblage, et d'appliquer de la chaleur et une pression sur la seconde couche de résine isolante et de stratifier la seconde couche de résine isolante ; une étape de formation de second conducteur de câblage (d) permettant de former un trou non pénétrant atteignant le premier conducteur de câblage dans la seconde couche de résine isolante, de connecter la paroi interne du trou non pénétrant par dépôt électrolytique de cuivre et/ou dépôt autocatalytique de cuivre, et de former un second conducteur de câblage ; une étape de décollage (e) permettant de décoller la première couche de résine isolante du substrat de support permettant de former un circuit sur lequel le premier conducteur de câblage et le second conducteur de câblage sont formés ; et une étape de retrait (f) permettant de retirer la couche de libération et/ou la feuille de cuivre ultramince.
(JA)第1の絶縁樹脂層とケイ素化合物を少なくとも含む剥型層と厚さが1μm~5μmである極薄銅箔とをこの順で含む回路形成用支持基板を形成する基板形成工程(a);回路形成用支持基板の極薄銅箔上にパターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b);第1の配線導体と接するように第2の絶縁樹脂層を配置し第2の絶縁樹脂層を加熱加圧して積層する積層工程(c);第2の絶縁樹脂層に、第1の配線導体に達する非貫通孔を形成し、非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d);第1の配線導体及び第2の配線導体が形成された回路形成用支持基板から第1の絶縁樹脂層を剥離する剥離工程(e);剥型層及び/又は前記極薄銅箔を除去する除去工程(f)を含む半導体素子搭載用パッケージ基板の製造方法。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)