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1. (WO2018003634) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
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Pub. No.: WO/2018/003634 International Application No.: PCT/JP2017/022878
Publication Date: 04.01.2018 International Filing Date: 21.06.2017
IPC:
H01L 21/82 (2006.01) ,H01L 21/336 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/786 (2006.01)
Applicants: SOCIONEXT INC.[JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
Inventors: HINO Toshio; --
IWAHORI Junji; --
Agent: MAEDA & PARTNERS; Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
Priority Data:
2016-13137201.07.2016JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
Abstract: front page image
(EN) A semiconductor integrated circuit device provided with standard cells in which a fin-type transistor is used, wherein cell-column-end cells (CEa), which do not contribute to the logical function of a circuit block, are disposed at an end of cell columns. The cell-column-end cells (CEa) are provided with a plurality of fins (11a, 11b) extending in the x-direction. The end parts of the plurality of fins (11a, 11b) on the inner side with respect to the circuit blocks are located at positions that are near a gate structure (25a) disposed at a cell end and that do not overlap with the gate structure (25a) in plan view, and the end parts of the plurality of fins (11a, 11b) on the outer side with respect to the circuit blocks are located at positions that overlap with a gate structure (20b) in plan view.
(FR) La présente invention concerne un dispositif de circuit intégré à semi-conducteur comportant des cellules standard dans lesquelles un transistor de type à ailettes est utilisé, des cellules d'extrémité de colonne cellulaire (CEa), qui ne contribuent pas à la fonction logique d'un bloc de circuit, étant placées au niveau d'une extrémité des colonnes de cellule. Les cellules d'extrémité de colonne cellulaire (CEa) comportent une pluralité d'ailettes (11a, 11b) s'étendant dans la direction x. Les parties d'extrémité de la pluralité d'ailettes (11a, 11b) sur le côté interne par rapport aux blocs de circuit sont situées à des positions qui sont proches d'une structure de grille (25a) placée au niveau d'une extrémité de cellule et qui ne chevauchent pas la structure de grille (25a) dans une vue en plan, et les parties d'extrémité de la pluralité d'ailettes (11a, 11b) sur le côté extérieur par rapport aux blocs de circuit sont situées à des positions qui chevauchent une structure de grille (20b) dans une vue en plan.
(JA) フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セル(CEa)が配置されている。セル列終端セル(CEa)は、X方向に延びる複数のフィン(11a,11b)を備えている。複数のフィン(11a,11b)は、回路ブロック内部側の端部が、セル端に配置されたゲート構造(25a)の近傍で、ゲート構造(25a)と平面視で重なりを持たない位置にあり、回路ブロック外部側の端部が、ゲート構造(20b)と平面視で重なりを持つ位置にある。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)