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1. (WO2018003305) SOLID-STATE IMAGING ELEMENT, IMAGING DEVICE, AND METHOD FOR CONTROLLING SOLID-STATE IMAGING ELEMENT
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Pub. No.:    WO/2018/003305    International Application No.:    PCT/JP2017/017705
Publication Date: 04.01.2018 International Filing Date: 10.05.2017
IPC:
H04N 5/347 (2011.01), H04N 5/3745 (2011.01), H04N 5/376 (2011.01)
Applicants: SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 4-14-1 Asahi-cho, Atsugi-shi, Kanagawa 2430014 (JP)
Inventors: HANZAWA, Katsuhiko; (JP)
Agent: MARUSHIMA, Toshikazu; (JP)
Priority Data:
2016-131851 01.07.2016 JP
Title (EN) SOLID-STATE IMAGING ELEMENT, IMAGING DEVICE, AND METHOD FOR CONTROLLING SOLID-STATE IMAGING ELEMENT
(FR) ÉLÉMENT D'IMAGERIE À SEMI-CONDUCTEURS, DISPOSITIF D'IMAGERIE, ET PROCÉDÉ DE COMMANDE D'ÉLÉMENT D'IMAGERIE À SEMI-CONDUCTEURS
(JA) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
Abstract: front page image
(EN)A solid-state imaging element for performing a pixel addition, wherein a resolution during pixel addition is changed. An array unit consists of a prescribed number of charge accumulation units arrayed in two-dimensional matrix format, the charge accumulation units accumulating charge generated through photoelectric conversion. A connection line is wired for each set of charge accumulation units arrayed in a prescribed direction. A connection path opening/closing unit opens/closes a path between each of the charge accumulation units and connection lines that correspond to the respective charge accumulation units. An interline path opening/closing unit opens/closes a path between each of the connection lines. A scanning circuit controls a connection transistor and the interline path opening/closing unit and causes the quantity of charges of each of the charge accumulation units to be added.
(FR)L'invention concerne un élément d'imagerie à semi-conducteurs destiné à effectuer une addition de pixels, une résolution pendant l'addition de pixels étant modifiée. Une unité de réseau est constituée d'un nombre prescrit d'unités d'accumulation de charge alignées dans un format de matrice bidimensionnelle, les unités d'accumulation de charge accumulant une charge générée par conversion photoélectrique. Une ligne de connexion est câblée pour chaque ensemble d'unités d'accumulation de charge alignées dans une direction prescrite. Une unité d'ouverture/fermeture de trajets de connexion ouvre/ferme un trajet entre chacune des unités d'accumulation de charge et des lignes de connexion qui correspondent aux unités respectives d'accumulation de charge. Une unité d'ouverture/fermeture de trajets entre lignes ouvre/ferme un trajet entre chacune des lignes de connexion. Un circuit de balayage commande un transistor de connexion et l'unité d'ouverture/fermeture de trajets entre lignes et fait en sorte que la quantité de charges de chacune des unités d'accumulation de charge soit ajoutée.
(JA)画素加算を行う固体撮像素子において、画素加算時の解像度を変更する。 アレイ部には、光電変換により生成された電荷を蓄積する所定数の電荷蓄積部が二次元格子状に配列される。接続線は、所定方向に配列された電荷蓄積部の集合ごとに配線される。接続経路開閉部は、電荷蓄積部のそれぞれと電荷蓄積部に対応する接続線との間の経路を開閉する。線間経路開閉部は、接続線のそれぞれの間の経路を開閉する。走査回路は、接続トランジスタおよび線間経路開閉部を制御して電荷蓄積部のそれぞれの前記電荷の量を加算させる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)