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1. (WO2018003064) SEMICONDUCTOR DEVICE
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Pub. No.:    WO/2018/003064    International Application No.:    PCT/JP2016/069450
Publication Date: 04.01.2018 International Filing Date: 30.06.2016
IPC:
H01L 29/78 (2006.01), H01L 29/12 (2006.01), H01L 29/739 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: WATANABE Naoki; (JP).
MORIKAWA Takahiro; (JP).
YOSHIMOTO Hiroyuki; (JP)
Agent: SEIRYO I.P.C.; 24-2, Hatchobori 2-chome, Chuo-ku, Tokyo 1040032 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Abstract: front page image
(EN)The present invention is a semiconductor switching element in which a substrate formed of a wide-gap semiconductor material is provided with: a drift region having a first conductivity type; a body region that is selectively provided in the drift region and has a second conductivity type; a gate insulating film provided on a source region that is selectively provided in the body region and that has the first conductivity type, on the body region, and on the drift region; and a gate electrode provided on the gate insulating film. The channel width per unit area is increased and the on resistance is reduced by providing, in the drift region, a JFET region surrounded by the body region and a first semiconductor region in all directions.
(FR)La présente invention concerne un élément de commutation à semi-conducteurs qui comporte, sur un substrat formé d'un matériau semi-conducteur à bande interdite large : une région de dérive ayant un premier type de conductivité ; une région de corps qui est disposée de manière sélective dans la région de dérive et qui a un second type de conductivité ; un film d'isolation de grille disposé sur une région de source qui est disposée de manière sélective dans la région de corps et qui a le premier type de conductivité, sur la région de corps, et sur la région de dérive ; et une électrode de grille disposée sur le film d'isolation de grille. La largeur de canal par unité de surface est augmentée et la résistance à l'état passant est réduite en prévoyant, dans la région de dérive, une région JFET entourée par la région de corps et une première région semi-conductrice dans toutes les directions.
(JA)ワイドギャップ半導体材料からなる基板に、第1導電型を有するドリフト領域と、前記ドリフト領域内に選択的に設けられた第2導電型を有するボディ領域と、前記ボディ領域内に選択的に設けられた第1導電型を有するソース領域と前記ボディ領域および前記ドリフト領域上に設けられているゲート絶縁膜と、前記ゲート絶縁膜上に設けられているゲート電極を備えた半導体スイッチング素子において、前記ドリフト領域内に、四方が前記ボディ領域および前記第1半導体領域で囲まれているJFET領域を設けることにより、単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)