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1. (WO2018003001) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT
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Pub. No.:    WO/2018/003001    International Application No.:    PCT/JP2016/069089
Publication Date: 04.01.2018 International Filing Date: 28.06.2016
IPC:
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Applicants: SOCIONEXT INC. [JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Inventors: YOSHITANI, Masanori; (JP)
Agent: KOKUBUN, Takayoshi; (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) DISPOSITIF SEMICONDUCTEUR ET CIRCUIT INTÉGRÉ À SEMICONDUCTEUR
(JA) 半導体装置及び半導体集積回路
Abstract: front page image
(EN)The present invention comprises: element isolation regions (14); projected semiconductor regions (11); a plurality of first gate electrodes (12A) which are formed between a pair of opposing ends of the element isolation regions and each of which is formed on both side surfaces and the top surface of a part of the projected semiconductor region; at least one second gate electrode (12B) which is formed between a pair of the plurality of first gate electrodes in the same layer as the plurality of first gate electrodes, and to which voltage to turn a transistor to an off state is applied; and source regions and drain regions formed in the projected semiconductor regions on both sides of the first gate electrode and the second gate electrode. By disposing, between transistors having the first gate electrodes, a transistor having the second gate electrode to which voltage to turn the transistor to an off state is applied, heat generated in the transistors is reduced without reducing the saturation current of the transistors.
(FR)La présente invention comprend : des régions d'isolation d'élément (14) ; des régions en semiconducteur projetées (11) ; une pluralité de premières électrodes de gâchette (12A) qui sont formées entre une paire d'extrémités opposées des régions d'isolation d'élément et dont chacune est formée sur les deux surfaces latérales et sur la surface supérieure d'une partie de la région en semiconducteur projetée ; au moins une deuxième électrode de gâchette (12B) qui est formée entre une paire de la pluralité de premières électrodes de gâchette dans la même couche que la pluralité de premières électrodes de gâchette, et à laquelle est appliquée une tension pour amener un transistor dans un état de blocage ; et des régions de source ainsi que des régions de drain formées dans les régions en semiconducteur projetées des deux côtés de la première électrode de gâchette et de la deuxième électrode de gâchette. Le fait de disposer, entre les transistors ayant les premières électrodes de gâchette, un transistor pourvu de la deuxième électrode de gâchette à laquelle est appliquée une tension pour amener le transistor dans un état de blocage permet de réduire la chaleur générée dans les transistors sans réduire le courant de saturation des transistors.
(JA) 素子分離領域(14)と、凸状の半導体領域(11)と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、素子分離領域の対向する一対の端部の間に形成された複数の第1のゲート電極(12A)と、複数の第1のゲート電極と同一の層に複数の第1のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも1つの第2のゲート電極(12B)と、第1のゲート電極及び第2のゲート電極の両側の凸状の半導体領域に形成されたソース領域及びドレイン領域とを有するようにし、第1のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第2のゲート電極を有するトランジスタを配置することで、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らせるようにする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)