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Pub. No.:    WO/2018/002999    International Application No.:    PCT/JP2016/069077
Publication Date: 04.01.2018 International Filing Date: 28.06.2016
G06F 3/06 (2006.01), G06F 3/08 (2006.01), G06F 12/00 (2006.01), G06F 12/02 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: KOSEKI, Hideyuki; (JP).
FUJIMOTO, Kazuhisa; (JP)
Agent: PATENT CORPORATE BODY DAI-ICHI KOKUSAI TOKKYO JIMUSHO; 10-5, Shiba 4-chome, Minato-ku, Tokyo 1080014 (JP)
Priority Data:
(JA) 記憶デバイス及びストレージ装置
Abstract: front page image
(EN)A storage device according to an embodiment of the present invention comprises a device controller, which provides a logical storage space of a predetermined size to a storage controller, and a nonvolatile semiconductor storage medium having a plurality of blocks, which are data erase units. Further, each block is configured such that the cells in the block can be switched from operating in a first mode, in which the cells can store n-bit information, to operating in a second mode, in which the cells can store m-bit information (where n < m). The device controller manages, as reserve capacity, the portion of the combined available storage area of the plurality of blocks other than a selected storage area required to allocate the logical storage space, and if the reserve capacity becomes less than a predetermined threshold value, the device controller switches some of the blocks from operating in the first mode to operating in the second mode, thereby increasing available storage areas.
(FR)La présente invention concerne un dispositif de mémoire, selon un mode de réalisation, qui consiste en un dispositif de commande de dispositif qui fournit un espace de mémoire logique d'une taille prédéfinie à un dispositif de commande de mémoire et un support d'informations non volatiles à semi-conducteurs ayant une pluralité de blocs, qui sont des unités d'effacement de données. En outre, chaque bloc est configuré de sorte que les cellules dans le bloc peuvent être commutées du fonctionnement dans un premier mode, dans lequel les cellules peuvent mémoriser des informations à n bits, vers le fonctionnement dans un second mode, dans lequel les cellules peuvent mémoriser des informations à m bits (où n < m). Le dispositif de commande de dispositif gère, en tant que capacité de réserve, la partie de la zone de mémoire disponible combinée de la pluralité de blocs autres qu'une zone de mémoire sélectionnée requise pour attribuer l'espace de mémoire logique et, si la capacité de réserve devient inférieure à une valeur seuil prédéterminée, le dispositif de commande de dispositif commute certains des blocs du fonctionnement dans le premier mode vers le fonctionnement dans le second mode, ce qui permet d'augmenter les zones de mémoire disponibles.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)