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1. (WO2018000357) POWER MOSFET WITH METAL FILLED DEEP SINKER CONTACT FOR CSP
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Pub. No.:    WO/2018/000357    International Application No.:    PCT/CN2016/087968
Publication Date: 04.01.2018 International Filing Date: 30.06.2016
IPC:
H01L 29/417 (2006.01), H01L 29/78 (2006.01), H01L 21/311 (2006.01), H01L 21/768 (2006.01)
Applicants: TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O.Box 655474 Mail Station 3999 Dallas, TX 75265-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1 Nishi-Shinjuku 6-chome Shinjuku-ku, Tokyo 160-8366 (JP) (JP only)
Inventors: LIU, Yunlong; (CN).
YANG, Hong; (US).
LIN, Ho; (CN).
LV, Tianping; (CN).
ZOU, Sheng; (CN).
JIA, Qiuling; (CN).
XIONG, Yufei; (CN)
Agent: JEEKAI & PARTNERS; Floor 15A, Building No. 5, GTFC Plaza 9 Guang'an Road, Fengtai District Beijing 100055 (CN)
Priority Data:
Title (EN) POWER MOSFET WITH METAL FILLED DEEP SINKER CONTACT FOR CSP
(FR) TRANSISTOR À EFFET DE CHAMP MÉTAL-OXYDE SEMICONDUCTEUR DE PUISSANCE À CONTACT DE PUITS COLLECTEUR PROFOND REMPLI DE MÉTAL POUR CSP
Abstract: front page image
(EN)A method of forming an IC (180) including a power semiconductor device includes providing a substrate (100) having an epi layer (150) thereon with at least one transistor (160) formed therein covered by a pre-metal dielectric (PMD) layer (118). Contact openings are etched from through the PMD into the epi layer to form a sinker trench extending to a first node of the device. A metal fill material (128b) is deposited to cover a sidewall and bottom of the sinker trench but not completely fill the sinker trench. A dielectric filler layer (128c) is deposited over the metal fill material to fill the sinker trench. An overburden region of the dielectric filler layer is removed stopping on a surface of the metal fill material in the overburden region to form a sinker contact (128). A patterned interconnect metal is formed providing a connection between the interconnect metal and metal fill material on the sidewall of the sinker trench.
(FR)L'invention porte sur un procédé de formation d'un circuit intégré (CI) (180) comprenant un dispositif à semi-conducteur de puissance, qui consiste à prendre un substrat (100) comportant sur lui une couche épitaxiale (150) dans laquelle est formée au moins un transistor (160) recouvert d'une couche de diélectrique pré-métal (DMP). Des ouvertures de contact sont gravées à travers le PMD jusque dans la couche épitaxiale pour former une tranchée de puits collecteur s'étendant jusqu'à un premier nœud du dispositif. Un matériau de remplissage métallique (128b) est déposé pour recouvrir une paroi latérale et un fond de la tranchée de puits collecteur, mais ne remplit pas complètement la tranchée de puits collecteur. Une couche de charge diélectrique (128c) est déposée sur le matériau de remplissage métallique pour remplir la tranchée de puits collecteur. Une région de couverture de la couche de charge diélectrique est éliminée en s'arrêtant sur une surface du matériau de remplissage métallique dans la région de couverture afin de former un contact de puits collecteur (128). Un métal d'interconnexion à motifs est formé, assurant une connexion entre le métal d'interconnexion et le matériau de remplissage métallique sur la paroi latérale de la tranchée de puits collecteur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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Publication Language: English (EN)
Filing Language: English (EN)