WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2017205697) METHOD, APPARATUS, AND SYSTEM FOR SIGNAL EQUALIZATION
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2017/205697    International Application No.:    PCT/US2017/034584
Publication Date: 30.11.2017 International Filing Date: 25.05.2017
IPC:
G06F 13/42 (2006.01), G06F 11/22 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054-1549 (US)
Inventors: DESIMONE, Nathaniel L.; (US).
SCHOENBORN, Theodore Zale; (US).
WIGHT, Earl Jeffrey; (US).
SPRY, Bryan; (US).
GARCIA FORTEZA, Jorge; (US).
GRAHAM, Sean Robert; (US).
HELLER, Duane; (US)
Agent: GUPTA, Rishi; (US)
Priority Data:
15/166,871 27.05.2016 US
Title (EN) METHOD, APPARATUS, AND SYSTEM FOR SIGNAL EQUALIZATION
(FR) PROCÉDÉ, APPAREIL ET SYSTÈME D'ÉGALISATION DE SIGNAL
Abstract: front page image
(EN)Aspects of the embodiments are directed to systems, methods, and apparatuses to determine transmission equalization coefficients (TxEQs) for one or more lanes of a high speed serial link. Embodiments include determining a jitter tolerance for each TxEQ of a plurality of TxEQs for a lane of the link. The jitter tolerance for each TxEQ for the lane is based on a level of jitter induced on the lane to detect a number of errors on the lane; determining a voltage (VOC) margin for each TxEQ for the lane, wherein the voltage margin for the lane is based on a voltage corners test applied to the lane to detect a number of errors on the lane at a high voltage point and a low voltage point; determining a TxEQ that provides maximum jitter tolerance and based on the determined lowest voltage margin; and using the TxEQ for the lane during operation.
(FR)Selon la présente invention, des aspects des modes de réalisation concernent des systèmes, des procédés et des appareils permettant de déterminer des coefficients d'égalisation de transmission (TxEQ) destinés à une ou plusieurs voies d'une liaison série à grande vitesse. Des modes de réalisation consistent à déterminer une tolérance de gigue pour chaque TxEQ d'une pluralité de TxEQ d'une voie de la liaison. La tolérance de gigue pour chaque TxEQ de la voie est basée sur un niveau de gigue induit sur la voie permettant de détecter un nombre d'erreurs sur la voie; déterminer une marge de tension (VOC) pour chaque TxEQ de la voie, la marge de tension de la voie étant basée sur un test de coins de tension appliqué à la voie afin de détecter un certain nombre d'erreurs sur la voie au niveau d'un point de haute tension et d'un point de basse tension; déterminer un TxEQ qui fournit une tolérance de gigue maximale et basé sur la marge de tension la plus faible déterminée; et utiliser le TxEQ de la voie pendant le fonctionnement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)