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1. (WO2017205478) ETHERNET MAGNETICS INTEGRATION
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Pub. No.: WO/2017/205478 International Application No.: PCT/US2017/034202
Publication Date: 30.11.2017 International Filing Date: 24.05.2017
IPC:
H04B 3/00 (2006.01) ,H04L 25/02 (2006.01) ,H04L 25/08 (2006.01)
Applicants: ANALOG DEVICES GLOBAL[IE/IE]; 3rd Floor, Par La Ville Place 14 Par La Ville Road Hamilton, BM
Inventors: BOLOGNIA, David; US
CUANACHAIN, Oisin Aodh O.; IE
MCCARTHY, Michael; IE
LEE, Check F.; US
FERNÁNDEZ ROBAYNA, Miguel Ángel; ES
Agent: ARORA, Suneel; US
WOO, Justin N., Reg. No. 62,686; US
BLACK, David W., Reg. No. 42,331; US
GOULD, James R., Reg. No. 72,086; US
BEEKMAN, Marvin L., Reg. No. 38,377; US
BIANCHI, Timothy E., Reg. No. 39,610; US
MCCRACKIN, Ann M., Reg. No. 42,858; US
PERDOK, Monique M., Reg. No. 42,989; US
SCHEER, Bradley W., Reg. No. 47,059; US
Priority Data:
15/164,26725.05.2016US
Title (EN) ETHERNET MAGNETICS INTEGRATION
(FR) INTÉGRATION DE MAGNÉTISME ETHERNET
Abstract: front page image
(EN) An integrated circuit is disclosed and includes an Ethernet physical layer (PHY) with a plurality of communication channels. The communication channels coupled to a corresponding plurality of terminals. The integrated circuit further includes a plurality of electrical isolation circuits and a compensation circuit. At least one of the plurality of electrical isolation circuits is coupled to a corresponding one of the plurality of communication channels and electrically isolates the PHY from a corresponding one of the plurality of terminals. The compensation circuit is configured to compensate for at least one of baseline wander and parameter drift associated with at least one of the plurality of isolation circuits. The PHY and the plurality of isolation circuits are integrated on a single substrate.
(FR) La présente invention concerne un circuit intégré qui comprend une couche physique Ethernet (PHY) ayant une pluralité de canaux de communication. Les canaux de communication sont couplés à une pluralité correspondante de terminaux. Le circuit intégré comprend en outre une pluralité de circuits d'isolation électrique et un circuit de compensation. Au moins un de la pluralité des circuits d'isolation électrique est couplé à un correspondant de la pluralité des canaux de communication et isole électriquement la PHY à partir d'un correspondant de la pluralité des terminaux. Le circuit de compensation est conçu afin de compenser au moins une déviation de ligne de base et une dérive de paramètre associée à au moins un de la pluralité des circuits d'isolation. La PHY et la pluralité des circuits d'isolation sont intégrés sur un substrat unique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)