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1. (WO2017201810) LTPS SEMICONDUCTOR THIN-FILM TRANSISTOR-BASED GOA CIRCUIT
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Pub. No.:    WO/2017/201810    International Application No.:    PCT/CN2016/087799
Publication Date: 30.11.2017 International Filing Date: 30.06.2016
IPC:
G09G 3/36 (2006.01)
Applicants: WUHAN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD [CN/CN]; DING, Ke Building C5 Biolake of Optics Valley, No.666 Gaoxin Avenue, East Lake High-tech Development Zone Wuhan, Hubei 430079 (CN)
Inventors: LI, Yafeng; (CN)
Agent: ESSEN PATENT&TRADEMARK AGENCY; Hailrun Complex Block A Room 1709-1711 No.6021 Shennan Blvd,Futian District ShenZhen, Guangdong 518040 (CN)
Priority Data:
201610363726.0 27.05.2016 CN
Title (EN) LTPS SEMICONDUCTOR THIN-FILM TRANSISTOR-BASED GOA CIRCUIT
(FR) CIRCUIT GOA BASÉ SUR UN TRANSISTOR À FILM MINCE À SEMI-CONDUCTEUR LTPS
(ZH) 基于LTPS半导体薄膜晶体管的GOA电路
Abstract: front page image
(EN)Provided is an LTPS semiconductor thin-film transistor-based GOA circuit. A ninth thin-film transistor (T9) is introduced to adjust high and low levels of a voltage corresponding to a second node (P(n)). Either by employing a gate terminal and a source terminal of the ninth thin film transistor (T9) being electrically connected to the second node (P(n)) and a drain terminal being electrically connected to a second clock signal (CK2), or by employing the gate terminal of the ninth thin-film transistor (T9) being electrically connected to a fourth clock signal (CK4), the source terminal being electrically connected to the second node (P(n)), and the drain terminal being electrically connected to the second clock signal (CK2), when an output terminal (G(n)) is in a stage of maintaining a low level, the levels of the second node (P(n)) are pulled down according to a certain frequency, thus effectively preventing the second node (P(n)) from being in the high level for an extended period of time, avoiding the problem of threshold voltage shift as a result of a fourth thin-film transistor (T4) and a seventh thin-film transistor (T7) working for an extended period of time, and increasing the stability of the GOA circuit.
(FR)L'invention concerne un circuit GOA basé sur un transistor à film mince à semi-conducteur LTPS. Un neuvième transistor à film mince (T9) est introduit pour régler les niveaux hauts et bas d'une tension correspondant à un second nœud (P(n)). Soit en utilisant une borne de grille et une borne de source du neuvième transistor à film mince (T9) qui est connectée électriquement au second nœud (P(n)) et une borne de drain qui est connectée électriquement à un second signal d'horloge (CK2), soit en utilisant la borne de grille du neuvième transistor à film mince (T9) qui est connectée électriquement à un quatrième signal d'horloge (CK4), la borne de source étant connectée électriquement au second nœud (P(n)), et la borne de drain étant connectée électriquement au second signal d'horloge (CK2), lorsqu'une borne de sortie (G(n)) est dans une étape de maintien d'un niveau bas, les niveaux du second nœud (P(n)) sont tirés vers le bas selon une certaine fréquence, ce qui permet ainsi d'empêcher efficacement le second nœud (P(n)) d'être à un niveau élevé pendant une période de temps prolongée, d'éviter le problème de décalage de tension de seuil dû au fait qu'un quatrième transistor à film mince (T4) et un septième transistor à film mince (T7) fonctionnent pendant une période de temps prolongée, et d'augmenter la stabilité du circuit GOA.
(ZH)提供一种基于LTPS半导体薄膜晶体管的GOA电路,引入了第九薄膜晶体管(T9)调整第二节点(P(n))对应的电压的高低电平。采用第九薄膜晶体管(T9)的栅极和源极均电性连接于第二节点(P(n)),漏极电性连接于第二时钟信号(CK2);或者采用第九薄膜晶体管(T9)的栅极电性连接于第四时钟信号(CK4),源极电性连接于第二节点(P(n)),漏极电性连接于第二时钟信号(CK2);能够在输出端(G(n))保持低电平的阶段,按一定频率拉低第二节点(P(n))的电平,有效避免了第二节点(P(n))长时间处于高电平,防止因第四薄膜晶体管(T4)与第七薄膜晶体管(T7)长时间工作引起的阈值电压偏移问题,提升GOA电路的稳定性。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)