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1. (WO2017201773) ARRAY SUBSTRATE TESTING CIRCUIT, DISPLAY PANEL, AND FLAT PANEL DISPLAY DEVICE
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Pub. No.:    WO/2017/201773    International Application No.:    PCT/CN2016/085462
Publication Date: 30.11.2017 International Filing Date: 12.06.2016
IPC:
G09G 3/00 (2006.01)
Applicants: WUHAN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD [CN/CN]; Building C5 No.666 Gaoxin Avenue, East Lake High-tech Development Zone Wuhan, Hubei 430070 (CN)
Inventors: ZHAO, Mang; (CN).
MA, Liang; (CN)
Agent: CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806 Zhongdi Building, China University of Geosciences Base, No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057 (CN)
Priority Data:
201610345572.2 23.05.2016 CN
Title (EN) ARRAY SUBSTRATE TESTING CIRCUIT, DISPLAY PANEL, AND FLAT PANEL DISPLAY DEVICE
(FR) CIRCUIT DE TEST DE SUBSTRAT MATRICIEL, PANNEAU D'AFFICHAGE ET DISPOSITIF D'AFFICHAGE À PANNEAU PLAT
(ZH) 阵列基板测试电路、显示面板及平面显示装置
Abstract: front page image
(EN)An array substrate testing circuit, a display panel, and a flat panel display device. The circuit comprises at least one sub-circuit (1). The sub-circuit (1) comprises a first input end for receiving a data signal; at least one second input end for receiving a first clock signal (CK1, CK2, CK3); at least one third input end for receiving a second clock signal (CK4, CK5, CK6, CK7); at least one driving output end (OUT1-OUT12) for charging a pixel; a first switching unit (100) comprising controllable switches that are the same as the second input end in number; and a second switching unit (200) comprising sub-units that are the same as the controllable switches in number and first inverters (U1) that are the same as the third input end in number. The sub-units comprise transmission gates (TG1) that are the same as the third input end in number; control ends of the controllable switches are connected to the second input end, first ends thereof are connected to the first input end, and second ends thereof are connected to input ends of the transmission gates (TG1); first control ends of the transmission gates (TG1) are connected to the third input end and input ends of the first inverters (U1), second control ends thereof are connected to output ends of the first inverters (U1), and output ends thereof are connected to the driving output end (OUT1-OUT12). Whereby, data signal distortion is avoided.
(FR)La présente invention porte sur un circuit de test de substrat matriciel, sur un panneau d'affichage et sur un dispositif d'affichage à panneau plat. Le circuit comprend au moins un sous-circuit (1). Le sous-circuit (1) comprend une première extrémité d'entrée destinée à recevoir un signal de données; au moins une deuxième extrémité d'entrée destinée à recevoir un premier signal d'horloge (CK1, CK2, CK3); au moins une troisième extrémité d'entrée destinée à recevoir un second signal d'horloge (CK4, CK5, CK6, CK7); au moins une extrémité de sortie de commande (OUT1 à OUT12) destinée à charger un pixel; une première unité de commutation (100) comprenant des commutateurs pouvant être commandés dont le nombre est identique à celui de la seconde extrémité d'entrée; et une seconde unité de commutation (200) comprenant des sous-unités dont le nombre est identique à celui des commutateurs pouvant être commandés et des premiers inverseurs (U1) dont le nombre est identique à celui de la troisième extrémité d'entrée. Les sous-unités comprennent des portes de transmission (TG1) dont le nombre est identique à celui de la troisième extrémité d'entrée; des extrémités de commande des commutateurs pouvant être commandés sont raccordés à la deuxième extrémité d'entrée, des premières extrémités de ces dernières sont raccordées à la première extrémité d'entrée, et des deuxièmes extrémités de ces dernières sont raccordées à des extrémités d'entrée des portes de transmission (TG1); des premières extrémités de commande des portes de transmission (TG1) sont raccordées à la troisième extrémité d'entrée et à des extrémités d'entrée des premiers inverseurs (U1), des secondes extrémités de commande de ces dernières sont raccordées à des extrémités de sortie des premiers inverseurs (U1) et des extrémités de sortie de ces dernières sont raccordées à l'extrémité de sortie de commande (OUT1 à OUT12). On évite ainsi la distorsion du signal de données.
(ZH)一种阵列基板测试电路、显示面板及平面显示装置。该电路包括至少一子电路(1),子电路(1)包括第一输入端接收数据信号、至少一第二输入端接收第一时钟信号(CK1、CK2、CK3)、至少一第三输入端接收第二时钟信号(CK4、CK5、CK6、CK7)、至少一驱动输出端(OUT1-OUT12)为像素充电、第一开关单元(100)包括与第二输入端数量相同的可控开关,第二开关单元(200)包括与可控开关数量相同的子单元及与第三输入端数量相同的第一反相器(U1),子单元包括与第三输入端数量相同的传输门(TG1),可控开关的控制端连接第二输入端,第一端连接第一输入端,第二端连接传输门(TG1)的输入端,传输门(TG1)的第一控制端连接第三输入端及第一反相器(U1)的输入端,第二控制端连接第一反相器(U1)的输出端,输出端连接驱动输出端(OUT1-OUT12),以此避免数据信号失真。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)