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1. (WO2017201727) ASYNCHRONOUS FIFO CIRCUIT AND TIME DELAY DETERMINATION METHOD
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Pub. No.: WO/2017/201727 International Application No.: PCT/CN2016/083616
Publication Date: 30.11.2017 International Filing Date: 27.05.2016
IPC:
H04L 29/12 (2006.01)
Applicants: HUAWEI TECHNOLOGIES CO., LTD.[CN/CN]; Huawei Administration Building, Bantian Longgang District Shenzhen, Guangdong 518129, CN
Inventors: XIA, Shanchun; CN
ZHANG, Zhiwei; CN
CHEN, Mo; CN
Agent: BEIJING SAN GAO YONG XIN INTELLECTUAL PROPERTY AGENCY CO., LTD.; A-1-102, He Jing Yuan, Ji Men Li, Xueyuan Road Haidian District Beijing 100088, CN
Priority Data:
Title (EN) ASYNCHRONOUS FIFO CIRCUIT AND TIME DELAY DETERMINATION METHOD
(FR) CIRCUIT FIFO ASYNCHRONE ET PROCÉDÉ DE DÉTERMINATION DE RETARD
(ZH) 一种异步FIFO电路及时延确定方法
Abstract: front page image
(EN) Provided in the embodiments of the present invention are an asynchronous FIFO circuit and a time delay determination method, which relate to the field of wireless communication. The asynchronous FIFO circuit comprises: a write clock generating circuit, a read clock generating circuit, a write address generating circuit, a read address generating circuit, a random access memory, a delay line circuit, a synchronous logic circuit, an address comparing logic circuit and a processor; the second output terminal of the write address generating circuit is connected to the first input terminal of the delay line circuit, the second input terminal of the delay line circuit is connected to the first output terminal of the processor, the output terminal of the delay line circuit is connected to the first input terminal of the synchronous logic circuit, the output terminal of the synchronous logic circuit is connected to the first input terminal of the address comparing logic circuit, the output terminal of the read address generating circuit is connected to the third input terminal of the address comparing logic circuit, and the first output terminal of the address comparing logic circuit is connected to the input terminal of the processor. The present invention can accurately determine the time delay of the asynchronous FIFO circuit.
(FR) La présente invention porte, dans des modes de réalisation, sur un circuit FIFO asynchrone et sur un procédé de détermination de retard, qui se rapportent au domaine de la communication sans fil. Le circuit FIFO asynchrone comprend : un circuit de génération d'horloge d'écriture, un circuit de génération d'horloge de lecture, un circuit de génération d'adresse d'écriture, un circuit de génération d'adresse de lecture, une mémoire vive, un circuit de ligne de retard, un circuit logique synchrone, un circuit logique de comparaison d'adresses et un processeur ; la seconde borne de sortie du circuit de génération d'adresse d'écriture est raccordée à la première borne d'entrée du circuit de ligne de retard, la seconde borne d'entrée du circuit de ligne de retard est raccordée à la première borne de sortie du processeur, la borne de sortie du circuit de ligne de retard est raccordée à la première borne d'entrée du circuit logique synchrone, la borne de sortie du circuit logique synchrone est raccordée à la première borne d'entrée du circuit logique de comparaison d'adresses, la borne de sortie du circuit de génération d'adresse de lecture est raccordée à la troisième borne d'entrée du circuit logique de comparaison d'adresses et la première borne de sortie du circuit logique de comparaison d'adresses est raccordée à la borne d'entrée du processeur. La présente invention peut déterminer avec précision le retard du circuit FIFO asynchrone.
(ZH) 本发明实施例提供了一种异步FIFO电路及时延确定方法,涉及无线通信领域领域。所述异步FIFO电路包括:写时钟产生电路、读时钟产生电路、写地址产生电路、读地址产生电路、随机访问存储器、延迟线电路、同步逻辑电路、地址比较逻辑电路和处理器;写地址产生电路的第二输出端与延迟线电路的第一输入端连接,延迟线电路的第二输入端与处理器的第一输出端连接,延迟线电路的输出端与同步逻辑电路的第一输入端连接,同步逻辑电路的输出端与地址比较逻辑电路的第一输入端连接,读地址产生电路的输出端与地址比较逻辑电路的第三输入端连接,地址比较逻辑电路的第一输出端与处理器的输入端连接。本发明可以实现对异步FIFO电路的时延的准确确定。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)