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1. (WO2017199472) WIRING MEMBER FOR MULTI-ROW TYPE SEMICONDUCTOR DEVICE, AND PRODUCTION METHOD THEREFOR
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Pub. No.: WO/2017/199472 International Application No.: PCT/JP2017/003030
Publication Date: 23.11.2017 International Filing Date: 27.01.2017
IPC:
H01L 23/12 (2006.01) ,H01L 23/50 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
12
Mountings, e.g. non-detachable insulating substrates
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
48
Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads or terminal arrangements
50
for integrated circuit devices
Applicants: OHKUCHI MATERIALS CO., LTD.[JP/JP]; 1746-2, Ohkuchi-Ushio, Isa-shi, Kagoshima 8952501, JP
Inventors: HISHIKI Kaoru; JP
IIDANI Ichinori; JP
Agent: SHINOHARA & COMPANY INTERNATIONAL PATENT FIRM; 3-26, Kudan-Minami 2-chome, Chiyoda-ku, Tokyo 1020074, JP
Priority Data:
2016-10194720.05.2016JP
Title (EN) WIRING MEMBER FOR MULTI-ROW TYPE SEMICONDUCTOR DEVICE, AND PRODUCTION METHOD THEREFOR
(FR) ÉLÉMENT DE CÂBLAGE POUR DISPOSITIF À SEMI-CONDUCTEUR DU TYPE À RANGÉES MULTIPLES, ET SON PROCÉDÉ DE FABRICATION
(JA) 多列型半導体装置用配線部材及びその製造方法
Abstract:
(EN) [Problem] To provide a wiring member for a multi-row type semiconductor device, said wiring member being capable of: achieving a reduction in the thickness and size of the semiconductor device; improving adhesion between a resin and plating films of terminal parts; making the heights of internal terminal parts and the surfaces of internal terminal-side plating layers uniform; reducing warping of the resin; reducing the number of steps when producing the semiconductor device; and being mass produced in high yield with high reliability. [Solution] Semiconductor device wiring members, in which plating layers 11 which form internal terminals are formed in prescribed regions of one surface 15a of a resin layer 15, with the lower surfaces in a state of being exposed at the surface 15a, plating layers 12 which form wiring parts connected to plating layers 11 are formed, plating layers 13 which partially form external terminals are formed in areas of plating layers 12, with the upper surfaces in a state of being exposed from another surface 15b of the resin layer, and the side surfaces of laminates of the plating layers which form the internal terminals, the wiring parts, and the external terminals are substantially L-shaped, are arranged in a matrix. A metal frame part 16 is formed on the one surface of the resin layer, in an area on the outer periphery of an aggregate of the semiconductor device wiring members.
(FR) Le problème décrit par la présente invention est de pourvoir à un élément de câblage pour dispositif à semi-conducteur du type à rangées multiples, ledit élément de câblage permettant : d'obtenir une réduction de l'épaisseur et de la taille du dispositif à semi-conducteur ; d'améliorer l'adhérence entre une résine et des films de placage de parties bornes ; de rendre uniformes les hauteurs de parties bornes internes et les surfaces de couches de placage côté borne interne ; de réduire le gauchissement de la résine ; de réduire le nombre d'étapes lors de la fabrication du dispositif à semi-conducteur ; et d'être fabriqué en série avec un rendement élevé avec une fiabilité élevée. La solution de la présente invention porte sur des éléments de câblage pour dispositif à semi-conducteur, dans lesquels des couches de placage (11) qui forment des bornes internes sont formées dans des régions prescrites d'une surface (15a) d'une couche de résine (15), leurs surfaces inférieures étant dans un état où elles sont apparentes au niveau de la surface (15a), des couches de placage (12) qui forment des parties de câblage connectées aux couches de placage (11) sont formées, des couches de placage (13) qui forment partiellement des bornes externes sont formées dans des zones des couches de placage (12), leurs surfaces supérieures étant dans un état où elles sont apparentes au niveau d'une autre surface (15b) de la couche de résine, et les surfaces latérales de stratifiés composés des couches de placage qui forment les bornes internes, les parties de câblage et les bornes externes sont sensiblement en forme de L, qui sont agencés dans une matrice. Une partie cadre métallique (16) est formée sur ladite surface de la couche de résine, dans une zone située sur la périphérie extérieure d'un agrégat des éléments de câblage de dispositif à semi-conducteur.
(JA) 【課題】半導体装置の薄型化、小型化、端子部のめっき被膜と樹脂との密着性の向上、内部端子側めっき層の面及び内部端子部の高さの均一化、樹脂の反り軽減、半導体装置製造時の工程数削減、高信頼性で歩留まり良い量産化が可能な多列型半導体装置用配線部材の提供。 【解決手段】樹脂層15の一方の面15aの所定部位に内部端子となるめっき層11が下面を面15aに露出状態で形成され、めっき層11と接続する配線部となるめっき層12が形成され、めっき層12の領域内で部分的に外部端子となるめっき層13が上面を樹脂層の他方の面15bから露出状態で形成され、内部端子と配線部と外部端子を構成するめっき層の積層体の側面が略L字状の半導体装置用配線部材がマトリックス状に配列され、樹脂層の一方の面の、半導体装置用配線部材の集合体の外周領域に金属枠部16が形成されている。
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)