WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2017197683) LTPS SEMICONDUCTOR THIN-FILM TRANSISTOR-BASED GOA CIRCUIT
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2017/197683    International Application No.:    PCT/CN2016/085597
Publication Date: 23.11.2017 International Filing Date: 13.06.2016
IPC:
G09G 3/36 (2006.01)
Applicants: WUHAN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD [CN/CN]; TAN, Yu Building C5, Biolake of Optics Valley, No.666 Gaoxin Avenue, East Lake High-tech Development Zone Wuhan, Hubei 430079 (CN)
Inventors: LI, Yafeng; (CN)
Agent: ESSEN PATENT & TRADEMARK AGENCY; Hailrun Complex Block A, Room 1709-1711 No.6021 Shennan Blvd, Futian District Shenzhen, Guangdong 518040 (CN)
Priority Data:
201610331102.0 18.05.2016 CN
Title (EN) LTPS SEMICONDUCTOR THIN-FILM TRANSISTOR-BASED GOA CIRCUIT
(FR) CIRCUIT GOA BASÉ SUR UN TRANSISTOR EN COUCHES MINCES À SEMI-CONDUCTEURS LTPS
(ZH) 基于LTPS半导体薄膜晶体管的GOA电路
Abstract: front page image
(EN)An LTPS semiconductor thin-film transistor-based GOA circuit. A resistor R1 and a timing signal Reset are introduced to adjust high and low levels and the frequency of a voltage corresponding to a second node P(n). The resistor R1 and a tenth thin-film transistor T10 are employed to replace a second capacitor C2 in the prior art. One terminal of the resistor R1 is connected to a constant voltage high level VGH; the other terminal is connected to a gate terminal of a ninth thin-film transistor T9; and a source terminal of the ninth thin-film transistor T9 is electrically connected to the timing signal Reset. When an output terminal G(n) is in a stage of maintaining a low level, the level of the second node P(n) follows transitions of the timing signal Reset between high and low levels and make identical transitions between high and low levels, that is, the level of the second node P(n) is pulled down according to a certain frequency, thus effectively preventing the second node P(n) from being in the high level for an extended period of time, avoiding the problem of threshold voltage shift as a result of sixth and seventh thin-film transistors T6 and T7 working for an extended period of time, and increasing the stability of the GOA circuit.
(FR)La présente invention concerne un circuit GOA basé sur un transistor en couches minces à semi-conducteurs LTPS. Une résistance (R1) et une remise à zéro du signal de synchronisation sont introduites de sorte à ajuster les niveaux haut et bas et la fréquence d'une tension correspondant à un second nœud (P(n)). La résistance (R1) et un dixième transistor à couches minces (T10) sont utilisés pour remplacer un second condensateur (C2) dans l'état de la technique. Une borne de la résistance (R1) est raccordée à un niveau haut de tension constante (VGH); l'autre borne est raccordée à une borne de grille d'un neuvième transistor à couches mince (T9); et une borne de source du neuvième transistor à couches minces (T9) est raccordée électriquement à la remise à zéro du signal de synchronisation. Lorsqu'une borne de sortie (G(n)) se trouve dans une étape de maintien d'un niveau bas, le niveau du second nœud (P(n)) suit des transitions de la réinitialisation du signal de synchronisation entre des niveaux haut et bas et effectuent des transitions identiques entre des niveaux haut et bas, c'est-à-dire que le niveau du second nœud (P(n)) est tirée vers le bas en fonction d'une certaine fréquence, ce qui empêche de manière efficace que le second nœud (P(n)) ne se trouve au niveau élevé pendant une période prolongée, évitant le problème d'un décalage de tension de seuil en raison du fonctionnement des sixième et septième transistors à couche mince (T6 et T7) pendant une période de temps prolongée, et augmentant la stabilité du circuit GOA.
(ZH)一种基于LTPS半导体薄膜晶体管的GOA电路,引入了电阻R1与一时序信号Reset调整第二节点P(n)对应的电压的高低电平和频率。采用电阻R1与第十薄膜晶体管T10取代现有技术中的第二电容C2,将电阻R1的一端接恒压高电位VGH,另一端接第九薄膜晶体管T9的栅极,第九薄膜晶体管T9的源极电性连接于时序信号Reset;能够在输出端G(n)保持低电平的阶段,使第二节点P(n)的电平随着时序信号Reset在高、低电平之间跳变而发生同样的高、低电平跳变,即按一定频率拉低第二节点P(n)的电平,有效避免了第二节点P(n)长时间处于高电平,防止因第六与第七薄膜晶体管T6、T7长时间工作引起的阈值电压偏移问题,提升GOA电路的稳定性。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)