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1. (WO2017197678) ARRAY SUBSTRATE AND PREPARATION METHOD THEREFOR
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Pub. No.:    WO/2017/197678    International Application No.:    PCT/CN2016/085468
Publication Date: 23.11.2017 International Filing Date: 12.06.2016
IPC:
H01L 21/84 (2006.01), H01L 27/12 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventors: XU, Hongyuan; (CN)
Agent: CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806, Zhongdi Building, China University of Geosciences Base, No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057 (CN)
Priority Data:
201610340811.5 20.05.2016 CN
Title (EN) ARRAY SUBSTRATE AND PREPARATION METHOD THEREFOR
(FR) SUBSTRAT DE RÉSEAU ET SON PROCÉDÉ DE PRÉPARATION
(ZH) 一种阵列基板及其制备方法
Abstract: front page image
(EN)An array substrate and a preparation method therefor. The preparation method comprises: step S1, forming a gate electrode (1021) on a substrate (101); step S2, depositing a gate insulation layer (103), a semiconductor layer (104), a source and drain metal layer (105) and a passivation layer (107) on the gate electrode (1021) and the substrate (101), and performing patterning processing on the semiconductor layer (104), the source and drain metal layer (105) and the passivation layer (107) by means of a photomask process, so as to form a semiconductor pattern (1041), a source and drain pattern (1051) and a contact hole pattern (108); and step S3, forming an ITO pixel electrode (110) on the contact hole pattern (108) and the passivation layer (107). By means of this method, a photomask process is used to form a semiconductor pattern (1041), a source and drain pattern (1051) and a contact hole pattern (108), so that the process of an array substrate is reduced to three-photomask, thereby lowering the process costs, reducing the operation time and improving the production efficiency.
(FR)L'invention concerne un substrat de réseau et son procédé de préparation. Le procédé de préparation comprend les étapes suivantes : étape S1, formation d'une électrode de grille (1021) sur un substrat (101) ; étape S2, dépôt d'une couche d'isolation de grille (103), d'une couche semi-conductrice (104), d'une couche métallique de source et de drain (105) et d'une couche de passivation (107) sur l'électrode de grille (1021) et le substrat (101), et réalisation d'un traitement de formation de motifs sur la couche semi-conductrice (104), la couche métallique de source et de drain (105) et la couche de passivation (107) au moyen d'un procédé de masque photographique, de manière à former un motif de semi-conducteur (1041), un motif de source et de drain (1051) et un motif de trou de contact (108) ; et étape S3, formation d'une électrode de pixel ITO (110) sur le motif de trou de contact (108) et la couche de passivation (107). Ce procédé permet d'utiliser un procédé de masque photographique pour former un motif de semi-conducteur (1041), un motif de source et de drain (1051) et un motif de trou de contact (108), de telle sorte que le procédé d'un substrat de réseau est réduit à trois masques photographiques, ce qui réduit les coûts de traitement, réduit le temps de fonctionnement et améliore l'efficacité de production.
(ZH)一种阵列基板及其制备方法。所述制备方法包括:步骤S1,在一基板(101)上形成栅电极(1021);步骤S2,在栅电极(1021)和基板(101)上沉积栅极绝缘层(103)、半导体层(104)、源漏金属层(105)及钝化层(107),通过一道光罩制程对半导体层(104)、源漏金属层(105)及钝化层(107)进行图案化处理以形成半导体图案(1041)、源漏极图案(1051)及接触孔图案(108);步骤S3,在接触孔图案(108)及钝化层(107)上形成ITO像素电极(110)。通过这种方式,利用一道光罩制程形成半导体图案(1041)、源漏极图案(1051)及接触孔图案(108),使得阵列基板的制程缩减到三道光罩,从而降低制程成本、减小作业时间,提高生产效率。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)