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1. (WO2017197581) TIME-TO-DIGITAL CONVERTER AND DIGITAL PHASE-LOCKED LOOP
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Pub. No.:    WO/2017/197581    International Application No.:    PCT/CN2016/082334
Publication Date: 23.11.2017 International Filing Date: 17.05.2016
IPC:
H03M 1/50 (2006.01)
Applicants: HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; Huawei Administration Building Bantian, Longgang Shenzhen, Guangdong 518129 (CN)
Inventors: YAN, Hao; (CN).
HUANG, Jiale; (CN).
LU, Lei; (CN)
Agent: CHINABLE IP; 620 Room, 35-10-2, the 6th floor No.35 Anding Road, Chaoyang District Beijing 100029 (CN)
Priority Data:
Title (EN) TIME-TO-DIGITAL CONVERTER AND DIGITAL PHASE-LOCKED LOOP
(FR) CONVERTISSEUR TEMPS-NUMÉRIQUE ET BOUCLE NUMÉRIQUE À VERROUILLAGE DE PHASE
(ZH) 一种时间数字转换器及数字锁相环
Abstract: front page image
(EN)Provided are a time-to-digital converter and a digital phase-locked loop. The time-to-digital converter comprises N stages of conversion circuits, where N is greater than or equal to 2, and N is an integer. Each stage of conversion circuit comprises a first delayer and an arbiter. An output end of the first delayer of each stage of conversion circuit outputs a delay signal of this stage of conversion circuit. The arbiter of each stage of conversion circuit receives a sampling clock and the delay signal of this stage of conversion circuit and compares same to obtain an output signal of this stage of conversion circuit. The output signal of the N stages of conversion circuits form a non-linear binary number for indicating a time difference between a clock signal and a reference signal. Since the first delayers of the N stages of conversion circuits all have the same first delay unit circuit for ensuring the stability of a delay ratio and the accuracy of a delay time of each stage of conversion circuit, and the number of first delay unit circuits in each of the first delayers can be flexibly set, the number of stages of circuits can be effectively reduced in the case of a large dynamic range, thus reducing the circuit area and power consumption.
(FR)L'invention concerne un convertisseur temps-numérique et une boucle numérique à verrouillage de phase. Le convertisseur temps-numérique comprend N étages de circuits de conversion, N étant un entier supérieur ou égal à 2. Chaque étage de circuit de conversion comprend un premier retardateur et un arbitre. Une extrémité de sortie du retardateur de chaque étage de circuit de conversion émet un signal de retard dudit étage de circuit de conversion. L'arbitre de chaque étage du circuit de conversion reçoit une horloge d'échantillonnage et le signal de retard dudit étage de circuit de conversion, puis compare ce dernier de façon à obtenir un signal de sortie dudit étage de circuit de conversion. Le signal de sortie des N étages de circuits de conversion forme un nombre binaire, non linéaire, destiné à indiquer une différence temporelle entre un signal d'horloge et un signal de référence. Étant donné que les premiers retardateurs des N étages de circuits de conversion possèdent tous le même premier circuit d'unité de retard, afin d'assurer la stabilité d'un rapport de retard et l'exactitude d'un temps de retard de chaque étage de circuit de conversion, et que le nombre de premiers circuits d'unité de retard dans chaque retardateur des premiers retardateurs peut être établi de manière flexible, le nombre d'étages de circuits peut être réduit de manière efficace dans le cas d'une plage dynamique étendue, réduisant ainsi la zone de circuit et la consommation d'énergie.
(ZH)本申请提供了一种时间数字转换器及数字锁相环,包括N级转换电路,N≥2,且N为整数,其中,每级转换电路包括第一延迟器和仲裁器;且每级转换电路的第一延迟器的输出端输出该级转换电路的延迟信号;每级转换电路的仲裁器接收该级转换电路的采样时钟和延迟信号并进行比较,以得到该级转换电路的输出信号。N级转换电路的输出信号形成非线性的二进制数,指示时钟信号与参考信号之间的时间差。由于N级转换电路的第一延迟器中均有相同的第一延迟单元电路,确保各级转换电路延迟比例的稳定和延迟时间的精确性,每个第一延迟器中的第一延迟单元电路的数量可以灵活设置,因此对于大动态范围的情况下可以有效的减少电路级数,降低电路面积和功耗。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)