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1. (WO2017196257) FAN-OUT WAFER-LEVEL PACKAGING METHOD AND THE PACKAGE PRODUCED THEREOF
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Pub. No.: WO/2017/196257 International Application No.: PCT/SG2017/050229
Publication Date: 16.11.2017 International Filing Date: 27.04.2017
Chapter 2 Demand Filed: 12.03.2018
IPC:
H01L 23/498 (2006.01) ,H01L 23/538 (2006.01) ,H01L 21/768 (2006.01)
Applicants: AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH[SG/SG]; 1 Fusionopolis Way #20-10 Connexis North Tower, Singapore 138632, SG
Inventors: KAWANO, Masaya; SG
CHANG, Ka Fai; SG
Agent: SPRUSON & FERGUSON (ASIA) PTE LTD; P.O. Box 1531 Robinson Road Post Office Singapore 903031, SG
Priority Data:
10201603724V10.05.2016SG
Title (EN) FAN-OUT WAFER-LEVEL PACKAGING METHOD AND THE PACKAGE PRODUCED THEREOF
(FR) PROCÉDÉ D'ENCAPSULATION DISSIPATIVE AU NIVEAU DE LA TRANCHE ET BOÎTIER AINSI PRODUIT
Abstract: front page image
(EN) A fan-out wafer-level packaging method and the package produced thereof are provided in the present application. The method comprises steps including: providing a silicon substrate layer having a first thickness; forming one or more active/passive devices comprising at least sources and drains and one or more diffusion layers adjoining the sources and drains, wherein forming the one or more active/passive devices comprises forming the sources and the drains in a front-end-of-line (FEOL) layer on a first side of the silicon substrate layer while forming the one or more diffusion layers at locations in the silicon substrate layer adjoining the sources and the drains; forming a redistribution layer (RDL) over the FEOL layer by copper damascene formation of multiple metallization layers for connecting the one or more active/passive devices to the one or more IC dies when the one or more IC dies are mounted on a side of the RDL opposite the FEOL layer; thinning the silicon substrate layer to a second thickness to form a thinned silicon substrate, the thinned silicon substrate comprising at least the one or more diffusion layers; and patterning the thinned silicon substrate to form one or more silicon regions, each of the one or more silicon regions comprising the one or more diffusion layers.
(FR) L'invention concerne un procédé d'encapsulation dissipative au niveau de la tranche et le boîtier ainsi produit. Le procédé selon l'invention comprend les étapes consistant : à obtenir une couche de substrat en silicium dotée d'une première épaisseur ; à former au moins un dispositif actif/passif comprenant au moins des sources et des drains et au moins une couche de diffusion adjacente aux sources et aux drains, la formation dudit dispositif actif/passif au moins consistant à former les sources et les drains dans une couche d'extrémité avant de ligne (FEOL) sur un premier côté de la couche de substrat de silicium, tout en formant ladite couche de diffusion au moins à des emplacements de la couche de substrat de silicium adjacents aux sources et aux drains ; à former une couche de redistribution (RDL) sur la couche FEOL par formation de damasquinage au cuivre de couches de métallisation multiples pour raccorder ledit dispositif actif/passif au moins à ladite puce de CI au moins lorsque ladite puce au moins est montée sur un côté de la RDL opposé à la couche FEOL ; à amincir la couche de substrat de silicium jusqu'à une deuxième épaisseur pour former un substrat de silicium aminci, ce dernier comprenant au moins ladite couche de diffusion au moins ; et à former des motifs sur le substrat de silicium aminci pour former au moins une zone de silicium, chaque zone de silicium comprenant ladite couche de diffusion au moins.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)