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1. (WO2017195615) DETECTION DEVICE AND DETECTION METHOD
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Pub. No.: WO/2017/195615 International Application No.: PCT/JP2017/016665
Publication Date: 16.11.2017 International Filing Date: 27.04.2017
IPC:
H03L 7/095 (2006.01) ,H03K 5/19 (2006.01)
Applicants: SONY CORPORATION[JP/JP]; 1-7-1, Konan, Minato-ku, Tokyo 1080075, JP
Inventors: MASUDA Makoto; JP
FUJITA Hiroaki; JP
FUJIWARA Tetsuya; JP
Agent: NISHIKAWA Takashi; JP
INAMOTO Yoshio; JP
Priority Data:
2016-09542911.05.2016JP
Title (EN) DETECTION DEVICE AND DETECTION METHOD
(FR) DISPOSITIF DE DÉTECTION ET PROCÉDÉ DE DÉTECTION
(JA) 検出装置および検出方法
Abstract: front page image
(EN) The present technology relates to a detection device and a detection method that enable a lock state to be determined more accurately. A first edge detector detects whether an edge of a second clock signal is present in one cycle of a first clock signal. A second edge detector detects whether an edge of the first clock signal is present in one cycle of the second clock signal. A logic circuit performs logical computation on the detection results from the first edge detector and the detection results from the second edge detector. The present technology can be applied, for instance, to a circuit that detects the lock state of a phase-locked loop (PLL) circuit.
(FR) La présente technologie concerne un dispositif de détection et un procédé de détection qui permettent de déterminer plus précisément un état de verrouillage. Un premier détecteur de front détecte si un front d'un second signal d'horloge est présent dans un cycle d'un premier signal d'horloge. Un second détecteur de front détecte si un front du premier signal d'horloge est présent dans un cycle du second signal d'horloge. Un circuit logique effectue un calcul logique sur les résultats de détection provenant du premier détecteur de front et les résultats de détection provenant du second détecteur de front. La présente technologie peut être appliquée, par exemple, à un circuit qui détecte l'état de verrouillage d'un circuit à boucle à verrouillage de phase (PLL).
(JA) 本技術は、より正確にロック状態を判定することができるようにする検出装置および検出方法に関する。 第1のエッジ検出器は、第1のクロック信号の1周期中に第2のクロック信号のエッジがあるかを検出する。第2のエッジ検出器は、第2のクロック信号の1周期中に第1のクロック信号のエッジがあるかを検出する。論理回路は、第1のエッジ検出器の検出結果と第2のエッジ検出器の検出結果の論理演算を行う。本技術は、例えば、PLL回路のロック状態を検出する回路等に適用できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)