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1. (WO2017193922) PARALLEL HARDWARE ARCHITECTURE AND PARALLEL COMPUTING METHOD FOR FLOATING POINT MATRIX INVERSION
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Pub. No.: WO/2017/193922 International Application No.: PCT/CN2017/083682
Publication Date: 16.11.2017 International Filing Date: 10.05.2017
IPC:
G06F 17/16 (2006.01)
Applicants: GRG BANKING EQUIPMENT CO., LTD.[CN/CN]; No. 9 & 11 Kelin Road, Science City, High-tech Industry Development Zone Guangzhou, Guangdong 510663, CN
Inventors: XIN, Yao; CN
LIANG, Tiancai; CN
GONG, Wenchuan; CN
LIU, Daoyu; CN
Agent: UNITALEN ATTORNEYS AT LAW; 7th Floor, Scitech Place No.22, Jian Guo Men Wai Ave. Chao Yang District Beijing 100004, CN
Priority Data:
201610311399.411.05.2016CN
Title (EN) PARALLEL HARDWARE ARCHITECTURE AND PARALLEL COMPUTING METHOD FOR FLOATING POINT MATRIX INVERSION
(FR) ARCHITECTURE MATÉRIELLE PARALLÈLE ET PROCÉDÉ DE CALCUL PARALLÈLE POUR INVERSION DE MATRICE À VIRGULE FLOTTANTE
(ZH) 浮点矩阵求逆的并行硬件架构和并行计算方法
Abstract: front page image
(EN) Disclosed in embodiments of the present invention is a parallel hardware architecture for floating point matrix inversion, for use in resolving the problem of fixed matrix dimensions when an existing matrix operation is implemented by hardware. The parallel hardware architecture for floating point matrix inversion in the embodiments of the present invention comprises: a matrix writing module, used for writing matrix data of an augmented matrix in a first memory and a second memory, the first memory and the second memory dynamically allocating storage spaces to the matrix data; an initial pivot positioning module, used for positioning an initial pivot row of the augmented matrix; a row switching module, used for switching the first row of the augmented matrix with the pivot row; a row elimination module, used for carrying out normalization and row elimination calculation, and positioning a next pivot row; and a triggering module, used for repeatedly and alternately triggering the row switching module and the row elimination module, and outputting the matrix data in the second memory until when the matrix to be inverted stored in the first memory becomes a unit matrix. The embodiments of the present invention also provide a parallel computing method for floating point matrix inversion.
(FR) Selon la présente invention, des modes de réalisation concerne une architecture matérielle parallèle pour inversion de matrice à virgule flottante, destinée à résoudre le problème de dimensions de matrice fixes lorsqu'une opération de matrice existante est mise en œuvre par du matériel. L'architecture matérielle parallèle pour inversion de matrice à virgule flottante dans les modes de réalisation de la présente invention comprend : un module d'écriture de matrice, utilisé pour écrire des données de matrice d'une matrice augmentée dans une première mémoire et une seconde mémoire, la première mémoire et la seconde mémoire attribuant de manière dynamique des espaces de stockage aux données de matrice; un module de positionnement de pivot initial, utilisé pour positionner une rangée de pivot initiale de la matrice augmentée; un module de commutation de rangée, utilisé pour commuter la première rangée de la matrice augmentée avec la rangée de pivot; un module d'élimination de rangée, utilisé pour effectuer un calcul de normalisation et d'élimination de rangée, et positionner une rangée de pivot suivante; et un module de déclenchement, utilisé pour déclencher de manière répétée et alternée le module de commutation de rangée et le module d'élimination de rangée, et pour émettre les données de matrice dans la seconde mémoire jusqu'à ce que la matrice devant être inversée stockée dans la première mémoire devienne une matrice unitaire. Les modes de réalisation de la présente invention concernent également un procédé de calcul parallèle pour inversion de matrice à virgule flottante.
(ZH) 本发明实施例公开了浮点矩阵求逆的并行硬件架构,用于解决现有矩阵运算通过硬件实现时矩阵维数固定的问题。本发明实施例中一种浮点矩阵求逆的并行硬件架构包括:矩阵写入模块,用于将增广矩阵的矩阵数据写入第一存储器和第二存储器中,第一存储器和第二存储器为矩阵数据动态分配存储空间;初始主元定位模块,用于定位增广矩阵的初始主元行;行交换模块,用于将增广矩阵的首行与主元行进行交换;行消除模块,用于进行归一化和行消除计算,并定位下一主元行;触发模块,用于反复交替触发行交换模块和行消除模块,直到第一存储器中存储的待求逆矩阵成为单位矩阵时,输出第二存储器中的矩阵数据。本发明实施例还提供浮点矩阵求逆的并行计算方法。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)