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1. (WO2017192209) OUTPUT LATCH FOR ACCELERATED MEMORY ACCESS
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Pub. No.: WO/2017/192209 International Application No.: PCT/US2017/022580
Publication Date: 09.11.2017 International Filing Date: 15.03.2017
Chapter 2 Demand Filed: 28.09.2017
IPC:
G11C 7/10 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
10
Input/output (I/O) data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
MATHURIA, Priyankar; US
SHAMANNA, Gururaj; US
KUNISETTY, VRC Krishna Teja; US
Agent:
KELTON, Thomas W.; US
WEBB, Gregory P.; US
CHEN, Tom; US
MICHELSON, Gregory J.; US
HALLMAN, Jonathan; US
WELCH, Henry L.; US
FOWLES, Adam; US
NGUYEN, Thuc B.; US
EDWARDS, Gary J.; US
LI, Eric; US
PATTANI, Pranay; US
HUH, Gregory; US
Priority Data:
15/146,07004.05.2016US
Title (EN) OUTPUT LATCH FOR ACCELERATED MEMORY ACCESS
(FR) VERROU DE SORTIE POUR ACCÈS MÉMOIRE ACCÉLÉRÉ
Abstract:
(EN) An integrated circuit (IC) is disclosed herein for accelerating memory access with an output latch. In an example aspect, the output latch includes a data storage unit, first circuitry, and second circuitry. The data storage unit includes a first input node configured to receive a first input voltage, a second input node configured to receive a second input voltage, a first output node configured to provide a first output voltage, and a second output node configured to provide a second output voltage. The first circuitry is configured to accelerate a voltage level transition of the first output voltage at the first output node responsive to the first input voltage at the first input node. The second circuitry is configured to accelerate a voltage level transition of the second output voltage at the second output node responsive to the second input voltage at the second input node.
(FR) L'invention concerne un circuit intégré (IC) pour accélérer l'accès mémoire avec un verrou de sortie. Selon un aspect à titre d'exemple, le verrou de sortie comprend une unité de stockage de données, un premier circuit et un second circuit. L'unité de stockage de données comprend un premier nœud d'entrée configuré pour recevoir une première tension d'entrée, un second nœud d'entrée configuré pour recevoir une seconde tension d'entrée, un premier nœud de sortie configuré pour fournir une première tension de sortie, et un second nœud de sortie configuré pour fournir une seconde tension de sortie. Le premier circuit est configuré pour accélérer une transition de niveau de tension de la première tension de sortie au niveau du premier nœud de sortie en réponse à la première tension d'entrée au niveau du premier nœud d'entrée. Le second circuit est configuré pour accélérer une transition de niveau de tension de la seconde tension de sortie au niveau du second nœud de sortie en réponse à la seconde tension d'entrée au niveau du second nœud d'entrée.
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Publication Language: English (EN)
Filing Language: English (EN)