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1. (WO2017189463) OUT-OF-ORDER BLOCK-BASED PROCESSORS AND INSTRUCTION SCHEDULERS
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Pub. No.: WO/2017/189463 International Application No.: PCT/US2017/029224
Publication Date: 02.11.2017 International Filing Date: 25.04.2017
IPC:
G06F 9/38 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
38
Concurrent instruction execution, e.g. pipeline, look ahead
Applicants:
MICROSOFT TECHNOLOGY LICENSING, LLC [US/US]; Attn: Patent Group Docketing (Bldg. 8/1000) One Microsoft Way Redmond, Washington 98052-6399, US
Inventors:
SMITH, Aaron L.; US
GRAY, Jan S.; US
Agent:
MINHAS, Sandip; US
CHEN, Wei-Chen Nicholas; US
DRAKOS, Katherine J.; US
KADOURA, Judy M.; US
HOLMES, Danielle J.; US
SWAIN, Cassandra T.; US
WONG, Thomas S.; US
CHOI, Daniel; US
Priority Data:
15/224,46929.07.2016US
62/328,97628.04.2016US
Title (EN) OUT-OF-ORDER BLOCK-BASED PROCESSORS AND INSTRUCTION SCHEDULERS
(FR) PROCESSEURS BASÉS SUR UN BLOC HORS SERVICE ET DISPOSITIFS DE PLANIFICATION D’INSTRUCTION
Abstract:
(EN) Apparatus and methods are disclosed for implementing block-based processors including field programmable gate-array implementations. In one example of the disclosed technology, a block-based processor includes an instruction decoder configured to generate decoded ready dependencies for a transactional block of instructions, where each of the instructions is associated with a different instruction identifier encoded in the transactional block. The processor further includes an instruction scheduler configured to issue an instruction from the set of transactional block of instructions out of order. The instruction is issued based on determining that decoded ready state dependencies for an instruction are satisfied. The determining includes accessing storage with the decoded ready dependencies indexed with a respective instruction identifier that is encoded in the transactional block of instructions.
(FR) L’invention concerne un appareil et des procédés pour mettre en œuvre des processeurs basés sur un bloc comprenant des mises en œuvre de matrice pré-diffusée programmable par l’utilisateur. Dans un exemple de la présente invention, un processeur basé sur un bloc comprend un décodeur d’instruction configuré pour générer des dépendances d’état prêt décodé pour un bloc de transaction d’instructions, chacune des instructions étant associée à un identificateur d’instruction différent codé dans le bloc de transaction. Le processeur comprend en outre un dispositif de planification d’instruction configuré pour délivrer une instruction à partir de l’ensemble de bloc de transaction d’instructions hors service. L’instruction est délivrée sur la base de la détermination du fait que des dépendances d’état prêt décodé pour l’instruction sont satisfaites. La détermination consiste à accéder à un dispositif de stockage avec les dépendances d’état prêt décodé indexées avec un identificateur d’instruction respectif qui est codé dans le bloc de transaction d’instruction.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)