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1. (WO2017189098) MEMORY ELEMENTS WITH DYNAMIC PULL-UP WEAKENING WRITE ASSIST CIRCUITRY
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Pub. No.: WO/2017/189098 International Application No.: PCT/US2017/021186
Publication Date: 02.11.2017 International Filing Date: 07.03.2017
IPC:
G11C 11/413 (2006.01) ,G11C 7/12 (2006.01) ,G11C 5/14 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21
using electric elements
34
using semiconductor devices
40
using transistors
41
forming cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413
Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
12
Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
5
Details of stores covered by group G11C11/63
14
Power supply arrangements
Applicants: ALTERA CORPORATION[US/US]; 101 Innovation Drive San Jose, CA 95134, US
Inventors: KUMAR, Rajiv; MY
KOAY, Wei, Yee; MY
Agent: TSAI, Jason; US
Priority Data:
15/140,18827.04.2016US
Title (EN) MEMORY ELEMENTS WITH DYNAMIC PULL-UP WEAKENING WRITE ASSIST CIRCUITRY
(FR) ÉLÉMENTS DE MÉMOIRE COMPORTANT UNE CIRCUITERIE D'ASSISTANCE D’ÉCRITURE D'AFFAIBLISSEMENT D'ÉLÉVATION DYNAMIQUE
Abstract:
(EN) Integrated circuits with an array of memory cells are provided. Each memory cell may include at least one pair of cross-coupled inverters, write access transistors, and optionally a separate read port. The cross-coupled inverters in each memory cell may have a positive power supply terminal. The positive power supply terminal of each memory cell along a given column in the array may be coupled to a corresponding pull-up transistor. The pull-up transistor may receive a control signal from a pull-up weakening control circuit. The control signal may be temporarily elevated during write operations and may otherwise be driven back down to ground to help optimize read performance. The pull-up weakening control circuit may be implemented using a chain of n- channel transistors or a resistor chain.
(FR) L'invention concerne des circuits intégrés ayant un réseau de cellules de mémoire. Chaque cellule de mémoire peut comprendre au moins une paire d'onduleurs à couplage transversal, des transistors d'accès d'écriture, et éventuellement un port de lecture séparé. Les onduleurs à couplage transversal dans chaque cellule de mémoire peuvent avoir une borne d'alimentation électrique positive. La borne d'alimentation électrique positive de chaque cellule de mémoire le long d'une colonne donnée dans le réseau peut être couplée à un transistor d'élévation correspondant. Le transistor d'élévation peut recevoir un signal de commande à partir d'un circuit de commande d'affaiblissement d'élévation. Le signal de commande peut être temporairement élevé pendant des opérations d'écriture et peut autrement être abaissé à la masse pour aider à optimiser les performances de lecture. Le circuit de commande d'affaiblissement d'élévation peut être mis en œuvre à l'aide d'une chaîne de transistors à n canaux ou d'une chaîne de résistances.
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Publication Language: English (EN)
Filing Language: English (EN)