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1. (WO2017187486) THIN FILM TRANSISTOR, DISPLAY DEVICE, AND THIN FILM TRANSISTOR MANUFACTURING METHOD
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Pub. No.:    WO/2017/187486    International Application No.:    PCT/JP2016/062945
Publication Date: 02.11.2017 International Filing Date: 25.04.2016
IPC:
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Applicants: SAKAI DISPLAY PRODUCTS CORPORATION [JP/JP]; 1, Takumicho, Sakai-ku, Sakai-shi, Osaka 5908522 (JP)
Inventors: MATSUSHIMA, Yoshiaki; (JP).
ISHIDA, Shigeru; (JP).
TAKAKURA, Ryouhei; (JP).
UTSUGI, Satoru; (JP).
NODERA, Nobutake; (JP).
MATSUMOTO, Takao; (JP).
MICHINAKA, Satoshi; (JP)
Agent: KOHNO, Hideto; (JP)
Priority Data:
Title (EN) THIN FILM TRANSISTOR, DISPLAY DEVICE, AND THIN FILM TRANSISTOR MANUFACTURING METHOD
(FR) TRANSISTOR À COUCHE MINCE, DISPOSITIF D’AFFICHAGE, ET PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHE MINCE
(JA) 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
Abstract: front page image
(EN)Provided are a thin film transistor, a display device, and a thin film transistor manufacturing method, in which variation in characteristics is small. The present invention is provided with: a gate electrode formed on a substrate; a gate insulation film formed so as to cover the gate electrode; a semiconductor layer which is formed on the upper side of the gate insulation film and which includes a polysilicon layer disposed, in a plan view, inside a region defined by the gate electrode; an etching stopper layer disposed on the upper side of the polysilicon layer; and a source electrode and a drain electrode provided on the semiconductor layer so as to be separated from each other, wherein the polysilicon layer has first and second regions which are not covered with the etching stopper layer, and a part of the source electrode exists above the first region and a part of the drain electrode exists above the second region.
(FR)L’invention concerne un transistor à couche mince, un dispositif d’affichage, et un procédé de fabrication de transistor à couche mince, dans lequel la variation des caractéristiques est faible. La présente invention comporte : une électrode de grille formée sur un substrat ; une pellicule d’isolation de grille formée de manière à recouvrir l’électrode de grille ; une couche semi-conductrice qui est formée sur le côté supérieur de la pellicule d’isolation de grille et qui inclut une couche de polysilicium disposée, en vue planaire, à l’intérieur d’une zone définie par l’électrode de grille ; une couche d’arrêt de gravure disposée sur le côté supérieur de la couche de polysilicium ; et une électrode de source et une électrode de drain disposées sur la couche semi-conductrice de manière à être séparées l’une de l’autre, la couche de polysilicium étant dotée de première et deuxième zones qui ne sont pas recouvertes par la couche d’arrêt de gravure, et une partie de l’électrode de source existant au-dessus de la première zone et une partie de l’électrode de drain existant au-dessus de la deuxième zone.
(JA) 特性のばらつきが少ない薄膜トランジスタ、表示装置、薄膜トランジスタの製造方法の提供。 基板上に形成されたゲート電極と、ゲート電極を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜の上側に形成され、平面視でゲート電極により画定される領域の内側に位置するポリシリコン層を含む半導体層と、ポリシリコン層の上側に位置するエッチストッパ層と、半導体層上で離隔して設けられたソース電極及びドレイン電極とを備え、ポリシリコン層は、エッチストッパ層により覆われていない第1及び第2の領域を有し、ソース電極の一部は第1の領域の上方に存在し、ドレイン電極の一部は第2の領域の上方に存在する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)