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1. (WO2017183574) DOMAIN WALL-UTILIZING SPIN MOSFET AND DOMAIN WALL-UTILIZING ANALOG MEMORY
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Pub. No.:    WO/2017/183574    International Application No.:    PCT/JP2017/015264
Publication Date: 26.10.2017 International Filing Date: 14.04.2017
IPC:
H01L 29/82 (2006.01), G06N 3/06 (2006.01), H01L 21/8239 (2006.01), H01L 27/105 (2006.01), H01L 43/08 (2006.01)
Applicants: TDK CORPORATION [JP/JP]; 3-9-1, Shibaura, Minato-ku, Tokyo 1080023 (JP)
Inventors: SASAKI Tomoyuki; (JP)
Agent: TANAI Sumio; (JP).
ARA Norihiko; (JP).
IIDA Masato; (JP).
OGINO Akihiro; (JP)
Priority Data:
2016-085531 21.04.2016 JP
Title (EN) DOMAIN WALL-UTILIZING SPIN MOSFET AND DOMAIN WALL-UTILIZING ANALOG MEMORY
(FR) TRANSISTOR MOSFET DE SPIN UTILISANT UNE PAROI DE DOMAINE ET MÉMOIRE ANALOGIQUE UTILISANT UNE PAROI DE DOMAINE
(JA) 磁壁利用型スピンMOSFETおよび磁壁利用型アナログメモリ
Abstract: front page image
(EN)This domain wall-utilizing spin MOSFET (100) is provided with: a domain wall drive layer (1) comprising a domain wall (DW), a first region (1a), a second region (1b), and a third region (1c) positioned between the first region and the second region; a channel layer (5); a magnetization free layer (6) provided on a first end (5aA) on a first surface of the channel layer and arranged so as to contact the third region of the domain wall drive layer; a magnetization fixed layer (7) disposed on the second end (5aB) opposite of the first end; and, disposed between the first end and the second end of the channel layer, a gate electrode (8) provided on the channel layer with a gate insulating layer (9) interposed therebetween.
(FR)Ce transistor MOSFET de spin utilisant une paroi de domaine (100) comporte : une couche de commande de paroi de domaine (1) comprenant une paroi de domaine (DW), une première région (1a), une deuxième région (1b), et une troisième région (1c) positionnée entre la première région et la deuxième région; une couche de canal (5); une couche libre de magnétisation (6) disposée sur une première extrémité (5aA) sur une première surface de la couche de canal et agencée de manière à être en contact avec la troisième région de la couche de commande de paroi de domaine; une couche fixe de magnétisation (7) disposée sur la seconde extrémité (5aB) opposée à la première extrémité; et, disposée entre la première extrémité et la seconde extrémité de la couche de canal, une électrode de grille (8) disposée sur la couche de canal, une couche d'isolation de grille (9) étant intercalée entre celles-ci.
(JA)磁壁利用型スピンMOSFET(100)は、磁壁(DW)と、第1領域(1a)と、第2領域(1b)と、第1領域および第2領域の間に位置する第3領域(1c)と、を有する磁壁駆動層(1)と、チャネル層(5)と、チャネル層の第1面の第1端部(5aA)に設けられ、磁壁駆動層の第3領域に接するように配置されている磁化自由層(6)と、第1端部の反対の第2端部(5aB)に設けられた磁化固定層(7)と、チャネル層の第1端部及び第2端部の間に、ゲート絶縁層(9)を介して設けられたゲート電極(8)と、を備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)