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1. (WO2017181945) NAND MEMORY STRUCTURE, METHOD FOR FORMING SAME AND THREE-DIMENSIONAL MEMORY STRUCTURE
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Pub. No.: WO/2017/181945 International Application No.: PCT/CN2017/080989
Publication Date: 26.10.2017 International Filing Date: 19.04.2017
IPC:
H01L 21/8246 (2006.01) ,H01L 27/115 (2017.01)
Applicants: TSINGHUA UNIVERSITY[CN/CN]; Qinghuayuan, Haidian District Beijing 100084, CN
Inventors: PAN, Liyang; CN
Agent: TSINGYIHUA INTELLECTUAL PROPERTY LLC; Room 301 Trade Building, Zhaolanyuan, Tsinghua University, Qinghuayuan, Haidian District Beijing 100084, CN
Priority Data:
201610245529.919.04.2016CN
Title (EN) NAND MEMORY STRUCTURE, METHOD FOR FORMING SAME AND THREE-DIMENSIONAL MEMORY STRUCTURE
(FR) STRUCTURE DE MÉMOIRE NON-ET, SON PROCÉDÉ DE FORMATION ET STRUCTURE DE MÉMOIRE TRIDIMENSIONNELLE
Abstract: front page image
(EN) A method for forming a NAND memory structure includes: providing a semiconductor substrate (101), and forming a plurality of source selection transistors in a semiconductor substrate; forming memory cells with a longitudinal stacked structure (300) above the source selection transistors, in which each memory cell includes a vertical channel, multilayer memory gate dielectric, a gate (210) of a bit line selection transistor and a stacked word line both formed outside the vertical channel; and a drain (140) of the source selection transistor contacts the multilayer memory gate dielectric located at the bottom of the vertical channel; forming a plurality of bit lines (400) above the memory cells with the longitudinal stacked structure; applying, via the bit line and the stacked word line, a breakdown voltage to the multilayer memory gate dielectric between the drain of the source selection transistor and the vertical channel. With the method for forming the NAND memory structure, it may reduce a manufacture complexity and a manufacture cost, and may improve integration density. The present disclosure further discloses a NAND memory structure and a method for forming the NAND memory structure, and a three-dimensional memory array.
(FR) Un procédé de formation d'une structure de mémoire non-et consiste à : utiliser un substrat semi-conducteur (101), et former une pluralité de transistors de sélection de source dans un substrat semi-conducteur; former des cellules de mémoire avec une structure empilée longitudinale (300) au-dessus des transistors de sélection de source, chaque cellule de mémoire comprenant un canal vertical, un diélectrique de grille de mémoire multicouche, une grille (210) d'un transistor de sélection de ligne de bits et une ligne de mots empilée toutes les deux formées à l'extérieur du canal vertical; et un drain (140) du transistor de sélection de source entre en contact avec le diélectrique de grille de mémoire multicouche situé au fond du canal vertical; former une pluralité de lignes de bits (400) au-dessus des cellules de mémoire avec la structure empilée longitudinale; appliquer, par l'intermédiaire de la ligne de bits et de la ligne de mots empilée, une tension de claquage au diélectrique de grille de mémoire multicouche entre le drain du transistor de sélection de source et le canal vertical. Grâce au procédé de formation de la structure de mémoire non-et, il est possible de réduire la complexité de fabrication et le coût de fabrication, et d'améliorer la densité d'intégration. La présente invention concerne en outre une structure de mémoire non-et et un procédé de formation de la structure de mémoire non-et, et une matrice mémoire tridimensionnelle.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)