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1. (WO2017179152) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
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Pub. No.:    WO/2017/179152    International Application No.:    PCT/JP2016/061900
Publication Date: 19.10.2017 International Filing Date: 13.04.2016
IPC:
H01L 21/60 (2006.01), H01L 21/02 (2006.01)
Applicants: OLYMPUS CORPORATION [JP/JP]; 2951, Ishikawa-machi, Hachioji-shi, Tokyo 1928507 (JP)
Inventors: TAKAZAWA Naohiro; (JP)
Agent: TANAI Sumio; (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ PERMETTANT DE FABRIQUER UN DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置および半導体装置の製造方法
Abstract: front page image
(EN)A semiconductor device of the present invention has a first semiconductor layer, a second semiconductor layer, a first pad, and a second pad. A first opening and a second opening are formed in a first main surface of the first semiconductor layer. The second semiconductor layer is laminated on the first semiconductor layer. The first pad has a third main surface for wire bonding. The third main surface is disposed in the first opening. The second pad has a fourth main surface, in which an alignment mark is formed. The fourth main surface is disposed in the second opening. A third opening and a fourth opening penetrate the second semiconductor layer. The first opening overlaps the third opening. The second opening overlaps the fourth opening.
(FR)La présente invention concerne un dispositif à semi-conducteur qui comprend une première couche semi-conductrice, une seconde couche semi-conductrice, une première pastille et une seconde pastille. Une première ouverture et une deuxième ouverture sont formées dans une première surface principale de la première couche semi-conductrice. La seconde couche semi-conductrice est stratifiée sur la première couche semi-conductrice. La première pastille comporte une troisième surface principale pour une liaison par fil. La troisième surface principale est disposée dans la première ouverture. La seconde pastille comporte une quatrième surface principale, dans laquelle une marque d'alignement est formée. La quatrième surface principale est disposée dans la deuxième ouverture. Une troisième ouverture et une quatrième ouverture pénètrent dans la seconde couche semi-conductrice. La première ouverture chevauche la troisième ouverture. La deuxième ouverture chevauche la quatrième ouverture.
(JA) 半導体装置は、第1の半導体層と、第2の半導体層と、第1のパッドと、第2のパッドとを有する。第1の開口部および第2の開口部が前記第1の半導体層の第1の主面に形成されている。前記第2の半導体層は、前記第1の半導体層に積層されている。前記第1のパッドは、ワイヤボンディングのための第3の主面を有する。前記第3の主面は前記第1の開口部に配置されている。前記第2のパッドは、アライメントマークが形成された第4の主面を有する。前記第4の主面は前記第2の開口部に配置されている。第3の開口部および第4の開口部は、前記第2の半導体層を貫通する。前記第1の開口部は、前記第3の開口部と重なる。前記第2の開口部は、前記第4の開口部と重なる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)