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1. (WO2017176445) REDUCING MEMORY ACCESS BANDWIDTH BASED ON PREDICTION OF MEMORY REQUEST SIZE
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Pub. No.:    WO/2017/176445    International Application No.:    PCT/US2017/023177
Publication Date: 12.10.2017 International Filing Date: 20.03.2017
Chapter 2 Demand Filed:    06.02.2018    
IPC:
G06F 12/0886 (2016.01), G06F 12/0862 (2016.01), G06F 12/0897 (2016.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: DWIEL, Brandon Harley Anthony; (US).
CAIN III, Harold Wade; (US).
PRIYADARSHI, Shivam; (US)
Agent: CICCOZZI, John L.; (US).
OLDS, Mark E.; (US).
PODHAJNY, Daniel; (US)
Priority Data:
62/320,381 08.04.2016 US
15/270,331 20.09.2016 US
Title (EN) REDUCING MEMORY ACCESS BANDWIDTH BASED ON PREDICTION OF MEMORY REQUEST SIZE
(FR) RÉDUCTION DE LA LARGEUR DE BANDE D’ACCÈS À UNE MÉMOIRE SUR LA BASE D’UNE PRÉDICTION DE LA TAILLE D’UNE DEMANDE DE MÉMOIRE
Abstract: front page image
(EN)Systems and methods for managing memory access bandwidth include a spatial locality predictor. The spatial locality predictor includes a memory region table with prediction counters associated with memory regions of a memory. When cache lines are evicted from a cache, the sizes of the cache lines which were accessed by a processor are used for updating the prediction counters. Depending on values of the prediction counters, the sizes of cache lines which are likely to be used the processor predicted for the corresponding memory regions. Correspondingly, the memory access bandwidth between the processor and the memory may be reduced to fetch a smaller size data than a full cache line if the size of the cache line likely to be used is predicted to be less than that of the full cache line.
(FR)La présente invention concerne des systèmes et des procédés pour gérer une largeur de bande d’accès à une mémoire qui comprennent un prédicteur d’emplacement spatial. Le prédicteur d’emplacement spatial comprend une table de régions de mémoire ayant des compteurs de prédiction associés à des régions d’une mémoire. Lorsque des lignes de cache sont expulsées d’un cache, les tailles des lignes de cache auxquelles un processeur a accédé sont utilisées pour la mise à jour des compteurs de prédiction. En fonction des valeurs des compteurs de prédiction, les tailles de lignes de cache, qui sont susceptibles d’être utilisées par le processeur, sont prédites pour les régions de mémoire correspondantes. De manière correspondante, la largeur de bande d’accès à la mémoire entre le processeur et la mémoire peut être réduite pour aller chercher des données ayant une taille plus petite qu’une ligne de cache complète s’il est prédit que la taille de la ligne de cache, qui est susceptible d’être utilisée, est plus petite que celle de la ligne de cache complète.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)