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1. (WO2017173685) ARRAY SUBSTRATE AND MANUFACTURING METHOD
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Pub. No.:    WO/2017/173685    International Application No.:    PCT/CN2016/080435
Publication Date: 12.10.2017 International Filing Date: 28.04.2016
IPC:
H01L 27/12 (2006.01), H01L 21/77 (2017.01), G02F 1/1368 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; Ding Ke, No. 9-2 Tangming Rd Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventors: XIA, Hui; (CN).
HUANG, Tien-chun; (CN)
Agent: ESSEN PATENT & TRADEMARK AGENCY; Hailrun Complex Block A, Room 1709-1711 No. 6021 Shennan Blvd, Futian District ShenZhen, Guangdong 518040 (CN)
Priority Data:
201610216334.1 08.04.2016 CN
Title (EN) ARRAY SUBSTRATE AND MANUFACTURING METHOD
(FR) SUBSTRAT MATRICIEL ET PROCÉDÉ DE FABRICATION
(ZH) 阵列基板及制作方法
Abstract: front page image
(EN)Provided in the present invention are an array substrate and a manufacturing method. The array substrate comprises: a glass substrate; a gate electrode; a first insulating layer; a semiconductor layer; a planarization layer disposed on the first insulating layer; a source and a drain; a pixel electrode layer, disposed on the planarization layer and the drain; and a second insulating layer, disposed on the planarization layer, the semiconductor layer, and the source and the drain thereof. The present invention has the beneficial effect of preventing bubbles from forming at openings and of increasing aperture ratios. The planarization layer further increases the distance from the source and the drain to the gate electrode, such that antistatic properties thereof are improved.
(FR)La présente invention concerne un substrat matriciel et un procédé de fabrication. Le substrat matriciel comporte: un substrat en verre; une électrode de grille; une première couche isolante; une couche de semi-conducteur; une couche de planarisation disposée sur la première couche isolante; une source et un drain; une couche d'électrodes de pixel, disposée sur la couche de planarisation et le drain; et une seconde couche isolante, disposée sur la couche de planarisation, la couche de semi-conducteur, et la source et le drain de celle-ci. La présente invention possède un effet bénéfique de prévention de formation de bulles au niveau des ouvertures et d'augmentation des rapports d'ouvertures. La couche de planarisation augmente davantage la distance depuis la source et le drain jusqu'à l'électrode de grille, de sorte que les propriétés antistatiques de celle-ci sont améliorées.
(ZH)本发明提供一种阵列基板及制作方法,该阵列基板包括:一玻璃基板;栅电极;第一绝缘层;半导体层;平坦层,其设置于第一绝缘层上;源极和漏极;像素电极层,其设置于平坦层以及该漏极上;第二绝缘层,其设置于平坦层、半导体层、源极以及漏极上。本发明具有避免在开孔处形成气泡、提高开口率的有益效果,并且该平坦层还增大了源极、漏极与栅电极之间的距离,可以提高抗静电能力。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)