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1. (WO2017172326) EFFICIENT MEMORY BANK DESIGN
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Pub. No.:    WO/2017/172326    International Application No.:    PCT/US2017/021871
Publication Date: 05.10.2017 International Filing Date: 10.03.2017
Chapter 2 Demand Filed:    12.01.2018    
IPC:
G11C 7/10 (2006.01), G11C 8/12 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTEN: International IP Administration 5775 Morehouse Drive San Diego, California, 92121-1714 (US)
Inventors: MATHURIA, Priyankar; (US).
SINHA, Rakesh Kumar; (US).
SHAMANNA, Gururaj; (US)
Agent: GELFOUND, Craig A.; (US).
HODGES, Jonas J.; (US).
HARRIMAN, John D.; (US).
BINDSEIL, James; (US)
Priority Data:
15/086,943 31.03.2016 US
Title (EN) EFFICIENT MEMORY BANK DESIGN
(FR) CONCEPTION DE BANQUE DE MÉMOIRE EFFICACE
Abstract: front page image
(EN)In an aspect of the disclosure, a method and an apparatus are provided. The apparatus may be a memory. The memory may include a first memory portion configured to store a first bit and generate a first data bit output. The first data bit output may be a function of the first bit when a first read enable is active. The memory may also include a second memory portion configured to store a second bit and generate a second data bit output. The second data bit output may be a function of the second bit when a second read enable is active. The memory may include a switch configured to select between the first and second bits for a read operation based on the first and second data bit outputs.
(FR)Un aspect de l’invention concerne un procédé et un appareil. L'appareil peut être une mémoire. La mémoire peut comprendre une première partie mémoire configurée pour stocker un premier bit et générer une première sortie de bit de données. La première sortie de bit de données peut être une fonction du premier bit lorsqu'une première activation de lecture est active. La mémoire peut également comprendre une deuxième partie mémoire configurée pour stocker un deuxième bit et générer une deuxième sortie de bit de données. La deuxième sortie de bit de données peut être une fonction du deuxième bit lorsqu'une deuxième activation de lecture est active. La mémoire peut comprendre un commutateur configuré pour effectuer une sélection entre le premier et le deuxième bit pour une opération de lecture en fonction des première et deuxième sorties de bit de données.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)