WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2017172302) MULTIPLE-DIE SYNCHRONOUS INSERTION DELAY MEASUREMENT CIRCUIT AND METHODS
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2017/172302    International Application No.:    PCT/US2017/021187
Publication Date: 05.10.2017 International Filing Date: 07.03.2017
IPC:
G11C 7/22 (2006.01), G11C 7/10 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, California 95134 (US)
Inventors: WALLICHS, Gary Brian; (US).
DUWEL, Keith E.; (US)
Agent: CHO, Lawrence M.; (US)
Priority Data:
15/086,931 31.03.2016 US
Title (EN) MULTIPLE-DIE SYNCHRONOUS INSERTION DELAY MEASUREMENT CIRCUIT AND METHODS
(FR) CIRCUIT ET PROCÉDÉS DE MESURE DE RETARD D'INSERTION SYNCHRONE À MULTIPLES PUCES
Abstract: front page image
(EN)Circuitry and methods are disclosed for accurately measuring a latency of a data path through multiple FIFO buffers (FIFO 1 and FIFO 2) on separate semiconductor dies (Die 1 and Die 2). A base latency of each FIFO may be measured by measuring an average occupancy of the FIFO. The base latency of each FIFO may then be adjusted using quantities measured using the circuitry and methods disclosed herein. These quantities may include: the phase delay difference between FIFO read and write clocks (rclk" and wclk"); and the insertion delay for the FIFO read clock. Furthermore, an insertion delay difference of the sampling clock between the separate dies may be measured and used to adjust these quantities. Other embodiments and features are also disclosed.
(FR)L'invention concerne des circuits et des procédés pour mesurer avec précision une latence d'un chemin de données à travers de multiples mémoires tampons FIFO (FIFO 1 et FIFO 2) sur des puces à semi-conducteurs séparées (puce 1 et puce 2). Une latence de base de chaque FIFO peut être mesurée en mesurant une occupation moyenne de FIFO. La latence de base de chaque FIFO peut ensuite être ajustée à l'aide de quantités mesurées en utilisant les circuits et les procédés selon l'invention. Ces quantités peuvent comprendre : la différence de retard de phase entre des horloges de lecture et d'écriture FIFO (rclk" et wclk") ; et le retard d'insertion pour l'horloge de lecture FIFO. En outre, une différence de retard d'insertion de l'horloge d'échantillonnage entre les puces séparées peut être mesurée et utilisée pour ajuster ces quantités. La présente invention concerne également d'autres modes de réalisation et caractéristiques.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)