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1. (WO2017172268) POWER-REDUCING MEMORY SUBSYSTEM HAVING A SYSTEM CACHE AND LOCAL RESOURCE MANAGEMENT
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2017/172268    International Application No.:    PCT/US2017/020811
Publication Date: 05.10.2017 International Filing Date: 03.03.2017
Chapter 2 Demand Filed:    22.01.2018    
IPC:
G06F 12/0862 (2016.01), G06F 1/32 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: LI, Yanru; (US).
CHUN, Dexter Tamio; (US).
ARTIERI, Alain; (US)
Agent: WIGMORE, Steven P.; (US).
SMITH, Gregory; (US).
BLAHA, Robert; (US).
HARMAN, John; (US).
HOOTS, Matthew; (US).
CRALL, Adam; (US).
DULANEY, Robert; (US).
MAXWELL, Lawrence; (US).
TEMPEL, Michael; (US)
Priority Data:
15/081,915 27.03.2016 US
Title (EN) POWER-REDUCING MEMORY SUBSYSTEM HAVING A SYSTEM CACHE AND LOCAL RESOURCE MANAGEMENT
(FR) SOUS-SYSTÈME DE MÉMOIRE À RÉDUCTION DE PUISSANCE POSSÉDANT UNE MÉMOIRE CACHE DE SYSTÈME ET UNE GESTION DE RESSOURCES LOCALES
Abstract: front page image
(EN)Systems, methods, and computer programs are disclosed for method for reducing memory subsystem power. In an exemplary method, a system resource manager provides memory performance requirements for a plurality of memory clients to a double data rate (DDR) subsystem. The DDR subsystem and the system resource manager reside on a system on chip (SoC) electrically coupled to a dynamic random access memory (DRAM). A cache hit rate is determined of each of the plurality of memory clients associated with a system cache residing on the DDR subsystem. The DDR subsystem controls a DDR clock frequency based on the memory performance requirements received from the system resource manager and the cache hit rates of the plurality of memory clients.
(FR)L'invention concerne des systèmes, des procédés et des programmes informatiques pour un procédé de réduction de puissance de sous-système de mémoire. Dans un procédé donné à titre d'exemple, un gestionnaire de ressources de système fournit des exigences de performance de mémoire pour une pluralité de clients de mémoire à un sous-système à double débit de données (DDR). Le sous-système DDR et le gestionnaire de ressources système sont situés sur un système sur une puce (SoC) couplé électriquement à une mémoire vive dynamique (DRAM). Un taux de réussite de mémoire cache est déterminé pour chaque client de mémoire de la pluralité de clients de mémoire associés à une mémoire cache de système située sur le sous-système DDR. Le sous-système DDR commande une fréquence d'horloge DDR en fonction des exigences de performance de mémoire reçues en provenance du gestionnaire de ressources de système et des taux de réussite de mémoire cache de la pluralité de clients de mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)