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1. (WO2017172258) PROVIDING SPACE-EFFICIENT STORAGE FOR DYNAMIC RANDOM ACCESS MEMORY (DRAM) CACHE TAGS
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Pub. No.:    WO/2017/172258    International Application No.:    PCT/US2017/020620
Publication Date: 05.10.2017 International Filing Date: 03.03.2017
Chapter 2 Demand Filed:    30.01.2018    
IPC:
G06F 12/0895 (2016.01), G06F 11/10 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: VAIDHYANATHAN, Natarajan; (US).
HEDDES, Mattheus, Cornelis Antonius Adrianus; (US).
VERRILLI, Colin, Beaton; (US)
Agent: TERRANOVA, Steven, N.; (US).
OWENS, JR., Bruce E.; (US).
OWENS, JR., Bruce E.; Withrow & Terranova, PLLC 106 Pinedale Springs Way Cary, NC 27511 (US)
Priority Data:
15/085,350 30.03.2016 US
Title (EN) PROVIDING SPACE-EFFICIENT STORAGE FOR DYNAMIC RANDOM ACCESS MEMORY (DRAM) CACHE TAGS
(FR) MISE EN ŒUVRE DE SUPPORT D’INFORMATIONS ÉCONOME EN ESPACE POUR MARQUEURS DE CACHE DE MÉMOIRE VIVE DYNAMIQUE (DRAM)
Abstract: front page image
(EN)Providing space-efficient storage for dynamic random access memory (DRAM) cache tags is provided. In one aspect, a DRAM cache management circuit provides a plurality of cache entries, each of which contains a tag storage region, a data storage region, and an error protection region. The DRAM cache management circuit is configured to store data to be cached in the data storage region of each cache entry. The DRAM cache management circuit is also configured to use an error detection code (EDC) instead of an error correcting code (ECC), and to store a tag and the EDC for each cache entry in the error protection region of the cache entry. In this manner, the capacity of a DRAM cache can be increased by avoiding the need for the tag storage region for each cache entry, while still providing error detection for the cache entry.
(FR)L’invention concerne la mise en œuvre de support d’informations économe en espace pour marqueurs de cache de mémoire vive dynamique (DRAM). Selon un aspect, un circuit de gestion de cache de DRAM émet une pluralité d’entrées de cache, dont chacune contient une zone de banque de marqueurs, une zone de banque de données, et une zone de protection d’erreurs. Le circuit de gestion de cache de DRAM est configuré pour contenir des données à mettre en cache dans la zone de banque de données de chaque entrée de cache. Le circuit de gestion de cache de DRAM est également configuré pour utiliser un code de détection d’erreur (EDC) plutôt qu’un code de correction d’erreur (ECC), et pour contenir un marqueur et l’EDC pour chaque entrée de cache dans la zone de protection d’erreur de l’entrée de cache. De cette manière, la capacité d’un cache de DRAM peut être accrue en évitant le besoin de la zone de banque de marqueurs pour chaque entrée de cache, tout en continuant d’assurer la détection d’erreur pour l’entrée de cache.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)