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1. (WO2017171869) TEXTURE BREAKING LAYER TO DECOUPLE BOTTOM ELECTRODE FROM PMTJ DEVICE
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Pub. No.: WO/2017/171869 International Application No.: PCT/US2016/025709
Publication Date: 05.10.2017 International Filing Date: 01.04.2016
IPC:
H01L 43/02 (2006.01) ,H01L 43/08 (2006.01) ,H01L 43/10 (2006.01) ,H01L 43/12 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: MAERTZ, Brian; US
WIEGAND, Christopher, J.; US
OEULLETTE, Daniel, G.; US
RAHMAN, MD Tofizur; US
GOLONZKA, Oleg; US
BROCKMAN, Justin, S.; US
GHANI, Tahir; US
DOYLE, Brian, S.; US
O'BRIEN, Kevin, P.; US
DOCZY, Mark, L.; US
OGUZ, Kaan; US
Agent: BRASK, Justin, K.; US
Priority Data:
Title (EN) TEXTURE BREAKING LAYER TO DECOUPLE BOTTOM ELECTRODE FROM PMTJ DEVICE
(FR) COUCHE DE RUPTURE DE TEXTURE POUR DÉCOUPLER L'ÉLECTRODE INFÉRIEURE D'UN DISPOSITIF À JONCTION À EFFET TUNNEL MAGNÉTIQUE PMTJ
Abstract: front page image
(EN) An apparatus including an array of memory cells arranged in a grid defined by word lines and bit lines in a generally orthogonal orientation relative to one another, a memory cell including a resistive memory component and an access transistor, wherein the access transistor includes a diffusion region disposed at an acute angle relative to an associated word line. A method including etching a substrate to form a plurality of fins each including a body having a length dimension including a plurality of first junction regions and a plurality of second junction regions that are generally parallel to one another and offset by angled channel regions displacing in the length dimension an end of a first junction region from the beginning of a second junction region; removing the spacer material; and introducing a gate electrode on the channel region of each of the plurality of fins.
(FR) L'invention concerne un appareil comportant un réseau de cellules de mémoire agencées dans une grille définie par des lignes de mot et des lignes de bit selon une orientation généralement orthogonale les unes par rapport aux autres, une cellule de mémoire comportant un composant de mémoire résistif et un transistor d'accès, le transistor d'accès comportant une région de diffusion disposée de manière à former un angle aigu par rapport à une ligne de mot associée. L'invention concerne également un procédé comportant la gravure d'un substrat afin de former une pluralité d'ailettes comportant chacune un corps ayant une dimension longitudinale comportant une pluralité de premières régions de jonction et une pluralité de secondes régions de jonction qui sont généralement parallèles les unes aux autres et sont décalées par des régions de canal inclinées déplaçant, dans la dimension longitudinale, une extrémité d'une première région de jonction par rapport au début d'une seconde région de jonction; la suppression du matériau séparateur; et l'introduction d'une électrode de grille sur la région de canal de chaque ailette parmi la pluralité d'ailettes.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)