WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2017171843) TRANSISTOR GATE TRENCH ENGINEERING TO DECREASE CAPACITANCE AND RESISTANCE
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2017/171843    International Application No.:    PCT/US2016/025597
Publication Date: 05.10.2017 International Filing Date: 01.04.2016
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: SUNG, Seung Hoon; (US).
RACHMADY, Willy; (US).
KAVALIEROS, Jack T.; (US).
THEN, Han Wui; (US).
RADOSAVLJEVIC, Marko; (US)
Agent: BRODSKY, Stephen I.; (US)
Priority Data:
Title (EN) TRANSISTOR GATE TRENCH ENGINEERING TO DECREASE CAPACITANCE AND RESISTANCE
(FR) INGÉNIERIE DE TRANCHÉE DE GRILLE DE TRANSISTOR POUR RÉDUIRE LA CAPACITÉ ET LA RÉSISTANCE
Abstract: front page image
(EN)Techniques are disclosed for transistor gate trench engineering to decrease capacitance and resistance. Sidewall spacers, sometimes referred to as gate spacers, or more generally, spacers, may be formed on either side of a transistor gate to help lower the gate-source/drain capacitance. Such spacers can define a gate trench after dummy gate materials are removed from between the spacers to form the gate trench region during a replacement gate process, for example. In some cases, to reduce resistance inside the gate trench region, techniques can be performed to form a multilayer gate or gate electrode, where the multilayer gate includes a first metal and a second metal above the first metal, where the second metal includes lower electrical resistivity properties than the first metal. In some cases, to reduce capacitance inside a transistor gate trench, techniques can be performed to form low-k dielectric material on the gate trench sidewalls.
(FR)L'invention concerne des techniques d'ingénierie de tranchée de grille de transistor pour réduire la capacité et la résistance. Des écarteurs de paroi latérale, parfois appelés écarteurs de grille, ou plus généralement écarteurs peuvent être formés de part et d'autre d'une grille de transistor pour aider à réduire la capacité grille-source/drain. De tels écarteurs peuvent délimiter une tranchée de grille après que des matériaux de grille factice ont été retirés d'entre les écarteurs pour former la zone de tranchée de grille pendant un processus de remplacement de grille, par exemple. Dans certains cas, pour réduire la résistance à l'intérieur de la zone de tranchée de grille, des techniques peuvent être mises en œuvre pour former une grille ou une électrode de grille multicouche, la grille multicouche comprenant un premier métal et un second métal au-dessus du premier métal, le second métal possédant des propriétés de résistivité électrique inférieures à celles du premier métal. Dans certains cas, pour réduire la capacité à l'intérieur d'une tranchée de grille de transistor, des techniques peuvent être mises en œuvre pour former un matériau diélectrique à faible constante diélectrique sur les parois latérales de la tranchée de grille.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)