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1. (WO2017169505) SOLID-STATE IMAGE PICKUP DEVICE, METHOD FOR MANUFACTURING SOLID-STATE IMAGE PICKUP DEVICE, AND ELECTRONIC APPARATUS
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Pub. No.:    WO/2017/169505    International Application No.:    PCT/JP2017/008404
Publication Date: 05.10.2017 International Filing Date: 03.03.2017
IPC:
H01L 27/14 (2006.01), H01L 27/146 (2006.01), H04N 5/369 (2011.01)
Applicants: SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP)
Inventors: YAMAGISHI Hajime; (JP).
KAGAWA Rena; (JP).
KOBAYASHI Yuusaku; (JP).
NISHIMURA Yutaka; (JP).
HAYAFUCHI Makoto; (JP).
GOUJI Hayato; (JP).
AOTA Natsuhiro; (JP)
Agent: WATANABE Kaoru; (JP)
Priority Data:
2016-069624 30.03.2016 JP
Title (EN) SOLID-STATE IMAGE PICKUP DEVICE, METHOD FOR MANUFACTURING SOLID-STATE IMAGE PICKUP DEVICE, AND ELECTRONIC APPARATUS
(FR) DISPOSITIF DE PRISE DE VUE À SEMI-CONDUCTEURS, PROCÉDÉ DE FABRICATION DE DISPOSITIF DE PRISE DE VUE À SEMI-CONDUCTEURS ET APPAREIL ÉLECTRONIQUE
(JA) 固体撮像装置、固体撮像装置の製造方法および電子機器
Abstract: front page image
(EN)Provided is a solid-state image pickup device wherein, in a bonding surface between a plurality of semiconductor chips, wafer bonding of conductive films at a high area ratio is achieved, and generation of voids can be suppressed. A solid-state image pickup device 31 at least includes: a first semiconductor chip 26 wherein one or a plurality of first conductive bodies 71 and a pixel array 34 are formed; and a second semiconductor chip section 28, which is connected to the first semiconductor chip 26, and in which one or a plurality of second conductive bodies 72 and a logic circuit 55 are formed. At a bonding surface 40 between the first semiconductor chip 26 and the second semiconductor chip section 28, the first conductive body 71 and the second conductive body 72 overlap each other and are electrically connected to each other, and a first conductive body 71 area in contact with the bonding surface 40, and a second conductive body 72 area in contact with the bonding surface are different from each other.
(FR)L'invention concerne un dispositif de prise de vue à semi-conducteurs, dans lequel, dans une surface de liaison entre une pluralité de puces semi-conductrices, une liaison de tranche de films conducteurs est obtenue au niveau d'un rapport de surface élevé, et la génération de vides peut être supprimée. Un dispositif de prise de vue à semi-conducteurs (31) comprend au moins : une première puce semi-conductrice (26) dans laquelle un ou plusieurs premiers corps conducteurs (71) et un réseau de pixels (34) sont formés ; et une seconde section de puce semi-conductrice (28), qui est connectée à la première puce semi-conductrice (26), et dans laquelle un ou plusieurs seconds corps conducteurs (72) et un circuit logique (55) sont formés. Au niveau d'une surface de liaison (40) entre la première puce semi-conductrice (26) et la seconde section de puce semi-conductrice, le premier corps conducteur (71) et le second corps conducteur (72) se chevauchent et sont électriquement connectés l'un à l'autre, et une zone de premier corps conducteur (71) en contact avec la surface de liaison (40), et une zone de second corps conducteur (72) en contact avec la surface de liaison sont différentes l'une de l'autre.
(JA)複数の半導体チップの接合面で、高面積比率の導電膜のウェハ接合を実現させてボイドの発生を抑制できる固体撮像装置を提供する。 固体撮像装置31は、一つまたは複数の第1の導電体71および画素アレイ34が形成された第1の半導体チップ26と、第1の半導体チップ26と接合され、一つまたは複数の第2の導電体72およびロジック回路55が形成された第2の半導体チップ部28と、を少なくとも含み、第1の半導体チップ26と第2の半導体チップ部28との接合面40で、第1の導電体71と第2の導電体72とが重なり合って電気的に接続され、接合面40に接する面積が、第1の導電体71と第2の導電体72とで異なる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)