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1. (WO2017168952) PRINTED WIRING BOARD
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Pub. No.:    WO/2017/168952    International Application No.:    PCT/JP2017/001212
Publication Date: 05.10.2017 International Filing Date: 16.01.2017
IPC:
H05K 3/34 (2006.01), H05K 1/02 (2006.01)
Applicants: FDK CORPORATION [JP/JP]; 1-6-41 Konan, Minato-ku, Tokyo 1088212 (JP)
Inventors: KIMURA, Masayoshi; (JP).
KANEHIRA, Tomohiro; (JP).
YAMANAKA, Noriyuki; (JP)
Agent: NAGATO Kanji; (JP)
Priority Data:
2016-071036 31.03.2016 JP
Title (EN) PRINTED WIRING BOARD
(FR) CARTE DE CIRCUIT IMPRIMÉ
(JA) プリント配線基板
Abstract: front page image
(EN)A printed wiring board 10 of the present invention is provided with: a substrate 11 including a component mounting region 13, in which a first electronic component 40 or a second electronic component 50 is selectively mounted; a first conductor 20, to which a first terminal 41 of the first electronic component 40 or a first terminal 51 of the second electronic component 50 is connected; and a resist layer 12 formed on the surface of the substrate 11. The first conductor 20 includes pads 21-23, which are formed by covering a part of the first conductor 20 with the resist layer 12, the pad 21 of the first conductor 20 is formed in a shape that defines the position of the first terminal 41 of the first electronic component 40 in the cases where the first electronic component 40 is mounted in the component mounting region 13, and each of the pads 22, 23 of the first conductor 20 is formed in a shape that defines the position of the first terminal 51 of the second electronic component 50 in the case where the second electronic component 50 is mounted in the component mounting region 13.
(FR)L'invention concerne une carte de circuit imprimé (10) comportant : un substrat (11) comprenant une région de montage de composant (13), dans laquelle un premier composant électronique (40) ou un second composant électronique (50) est monté de manière sélective ; un premier conducteur (20), auquel une première borne (41) du premier composant électronique (40) ou une première borne (51) du second composant électronique (50) est connectée ; et une couche de réserve (12) formée sur la surface du substrat (11). Le premier conducteur (20) comprend des pastilles (21-23), qui sont formées par revêtement d'une partie du premier conducteur (20) à l'aide de la couche de réserve (12), la pastille du premier conducteur (20) est formée selon une forme qui définit la position de la première borne (41) du premier composant électronique (40) dans le cas où le premier composant électronique (40) est monté dans la région de montage de composant (13), et chaque pastille (22, 23) du premier conducteur (20) est formée selon une forme qui définit la position de la première borne (51) du second composant électronique (50) dans le cas où le second composant électronique (50) est monté dans la région de montage de composant (13).
(JA)本発明のプリント配線基板10は、第1電子部品40又は第2電子部品50が選択的に実装される部品実装領域13を含む基板11と、第1電子部品40の第1端子41又は第2電子部品50の第1端子51が接続される第1導体20と、基板11の表面に形成されたレジスト層12と、を備え、第1導体20は、第1導体20の一部をレジスト層12が覆うことで形成されたパッド21~23を含み、第1導体20のパッド21は、部品実装領域13に第1電子部品40が実装される場合に、第1電子部品40の第1端子41の位置を規定する形状をなし、第1導体20のパッド22、23は、部品実装領域13に第2電子部品50が実装される場合に、第2電子部品50の第1端子51の位置を規定する形状をなしている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)