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1. (WO2017168197) APPARATUS AND METHOD FOR IMPROVING PERFORMANCE OF INTER-STRAND COMMUNICATIONS
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Pub. No.:    WO/2017/168197    International Application No.:    PCT/IB2016/000612
Publication Date: 05.10.2017 International Filing Date: 01.04.2016
IPC:
G06F 9/30 (2006.01), G06F 9/38 (2006.01), G06F 9/45 (2006.01)
Applicants: INTEL CORPORATION [--/US]; 2200 Mission College Boulevard., Santa Clara California, 95054 (US)
Inventors: PODKORYTOV, Evgeniy; (RU).
CHUDNOVETS, Andrey; (RU).
TITOV, Alexandr; (RU).
MASLENNIKOV, Dimitry; (RU)
Priority Data:
Title (EN) APPARATUS AND METHOD FOR IMPROVING PERFORMANCE OF INTER-STRAND COMMUNICATIONS
(FR) APPAREIL ET PROCÉDÉ D'AMÉLIORATION DE PERFORMANCES DE COMMUNICATIONS INTER-BRINS
Abstract: front page image
(EN)An apparatus and method are described for inter-strand processing. For example, one embodiment of a processor comprises: a plurality of cores to concurrently execute a plurality of strands of program code; a first circuit to separate an instruction sequence into at least a first strand and a second strand; a second circuit comprising a plurality of entries to track associations between one or more instructions in the first strand and one or more instructions in the second strand, the second circuit to store a register identifier in a first entry responsive to execution of a first instruction in the first strand; a third circuit to compare an argument of a second instruction in a second strand with the register identifier in the first entry in response to detecting a branch misprediction in the second strand, wherein if the argument and the register identifier do not match, then the third circuit to cause the second strand to wait until the argument and the register identifier match before consuming a register value.
(FR)L'invention concerne un appareil et un procédé de traitement inter-brins. Par exemple, un mode de réalisation d'un processeur comprend : une pluralité de cœurs permettant d'exécuter simultanément une pluralité de brins d'un code de programme; un premier circuit permettant de séparer une séquence d'instructions en au moins un premier brin et un second brin; un deuxième circuit comprenant une pluralité d'entrées pour suivre des associations entre une ou plusieurs instructions dans le premier brin et une ou plusieurs instructions dans le second brin, le deuxième circuit permettant de stocker un identifiant de registre dans une première entrée en réponse à l'exécution d'une première instruction dans le premier brin; et un troisième circuit permettant de comparer un argument d'une seconde instruction dans un second brin avec l'identifiant de registre dans la première entrée en réponse à la détection d'une erreur de prédiction de branche dans le second brin; si l'argument et l'identifiant de registre ne correspondent pas, le troisième circuit amène le second brin à attendre jusqu'à ce que l'argument et l'identifiant de registre correspondent avant de consommer une valeur de registre.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)