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1. (WO2017166428) ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, AND DISPLAY DEVICE
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Pub. No.:    WO/2017/166428    International Application No.:    PCT/CN2016/084702
Publication Date: 05.10.2017 International Filing Date: 03.06.2016
IPC:
G02F 1/1362 (2006.01), G02F 1/1368 (2006.01)
Applicants: BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No.10 Jiuxianqiao Rd., Chaoyang District Beijing 100015 (CN)
Inventors: CHENG, Hongfei; (CN).
XIAN, Jianbo; (CN).
LI, Pan; (CN).
HAO, Xueguang; (CN)
Agent: TEE&HOWE INTELLECTUAL PROPERTY ATTORNEYS; Yuan CHEN 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District Beijing 100005 (CN)
Priority Data:
201620257716.4 30.03.2016 CN
Title (EN) ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, AND DISPLAY DEVICE
(FR) SUBSTRAT MATRICIEL, SON PROCÉDÉ DE FABRICATION, ET DISPOSITIF D’AFFICHAGE
(ZH) 阵列基板及其制造方法、显示装置
Abstract: front page image
(EN)An array substrate, a manufacturing method therefor, and a display device, related to the technical field of displays, solving the problem of excessive coupling capacitance in an area in which a data line (1) and a gate line (2) intersect and overlap in an existing array substrate and interference between thin-film transistors. In the array substrate, a gate notch (3) is provided in the area in which the gate line (2) and the data line (1) intersect. The array substrate reduces the coupling capacitance between the data line (1) and the gate line (2). When the gate notch (3) extends over an area between a first thin-film transistor and a second thin-film transistor, interference between the two thin-film transistors of each pixel area can also be reduced.
(FR)L'invention concerne un substrat matriciel, son procédé de fabrication et un dispositif d'affichage, associés au domaine technique des afficheurs, qui permettent de résoudre le problème d'une capacité de couplage excessive dans une zone dans laquelle une ligne de données (1) et une ligne de grille (2) se croisent et se chevauchent dans un substrat matriciel existant et d'une interférence entre des transistors en couches minces. Dans le substrat matriciel, une encoche de grille (3) est formée dans la zone dans laquelle la ligne de grille (2) et la ligne de données (1) se croisent. Le substrat matriciel réduit la capacité de couplage entre la ligne de données (1) et la ligne de grille (2). Lorsque l'encoche de grille (3) s'étend sur une zone entre un premier transistor en couches minces et un second transistor en couches minces, une interférence entre les deux transistors en couches minces de chaque zone de pixel peut également être réduite.
(ZH)一种阵列基板及其制造方法、显示装置,属于显示技术领域,其可解决现有的阵列基板中数据线(1)与栅线(2)交叉重叠的区域耦合电容过大以及薄膜晶体管之间互相干扰的问题。在阵列基板中,在栅线(2)与数据线(1)交叉的区域开设有栅切口(3)。该阵列基板能够减少数据线(1)与栅线(2)之间的耦合电容;当栅切口(3)延伸超过第一薄膜晶体管与第二薄膜晶体管之间的区域,还能够减少每个像素区的两个薄膜晶体管之间的相互干扰。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)