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1. (WO2017156795) PROGRAMMABLE AND RECONFIGURABLE FRAME PROCESSOR
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Pub. No.: WO/2017/156795 International Application No.: PCT/CN2016/077369
Publication Date: 21.09.2017 International Filing Date: 25.03.2016
IPC:
H04L 12/50 (2006.01)
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
L
TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
12
Data switching networks
50
Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
Applicants:
武汉芯泰科技有限公司 WUHAN SYNTEK LTD. [CN/CN]; 中国湖北省武汉市 东湖开发区东信路数码港(留学生创业园)C栋2116室徐员兰 XU, Yuanlan Room 2116, Building C, Data Park(Overseas Students Pioneer Park), Dongxin Road, East Lake Development Zone Wuhan, Hubei 430074, CN
Inventors:
张科峰 ZHANG, Kefeng; CN
Priority Data:
201610140216.712.03.2016CN
Title (EN) PROGRAMMABLE AND RECONFIGURABLE FRAME PROCESSOR
(FR) PROCESSEUR DE TRAME PROGRAMMABLE ET RECONFIGURABLE
(ZH) 一种可编程可重构的帧处理器
Abstract:
(EN) Provided is a programmable and reconfigurable frame processor (100). The frame processor (100) comprises: a first data processing unit (12); a first state machine (11) connected to the first data processing unit (12); a second data processing unit (22); a second state machine (21) connected to the second data processing unit (22); and a master state machine (10) respectively connected to the first and second state machines (11, 21). The first and second data processing units (12, 22) respectively comprise frame structure description tables (12a, 22a) for storing a frame header address pointer, a frame tail address pointer and values of respective sections specified in a communication protocol. The first state machine (11), the second state machine (21) and the master state machine (10) respectively comprise protocol state structure description tables (11a, 21a, 10a) for storing the frame header address pointer, the frame tail address pointer and state transition values. The invention uses the frame structure description tables (12a, 22a) and the protocol state structure description tables (11a, 21a, 10a) to realize reconfiguration of the values of the respective sections specified by the protocol and the state of the protocol, thereby enabling the processor to be adaptive to a change of the protocol, increasing compatibility of the processor, and reducing costs required for reconfiguring the processor.
(FR) L'invention concerne un processeur de trame programmable et reconfigurable (100). Le processeur de trame (100) comprend : une première unité de traitement de données (12) ; une première machine d'état (11) connectée à la première unité de traitement de données (12) ; une seconde unité de traitement de données (22) ; une seconde machine d'état (21) connectée à la seconde unité de traitement de données (22) ; et une machine d'état maîtresse (10) connectée respectivement aux première et seconde machines d'état (11, 21). Les première et seconde unités de traitement de données (12, 22) comprennent respectivement des tables de description de structure de trame (12a, 22a) pour stocker un pointeur d'adresse d'en-tête de trame, un pointeur d'adresse de queue de trame, et des valeurs de sections respectives spécifiées dans un protocole de communication. La première machine d'état (11), la seconde machine d'état (21), et la machine d'état maîtresse (10) comprennent respectivement des tables de description de structure d'état de protocole (11a, 21a, 10a) pour stocker le pointeur d'adresse d'en-tête de trame, le pointeur d'adresse de queue de trame, et des valeurs de transition d'état. L'invention utilise les tables de description de structure de trame (12a, 22a) et les tables de description de structure d'état de protocole (11a, 21a, 10a) pour exécuter une reconfiguration des valeurs des sections respectives spécifiées par le protocole et l'état du protocole. Cela permet au processeur de s'adapter à un changement du protocole, et d'avoir une meilleure compatibilité ainsi que des coûts de reconfiguration réduits.
(ZH) 一种可编程可重构的帧处理器(100)。所述帧处理器(100)包括:第一数据处理单元(12)、连接至第一数据处理单元(12)的第一状态机(11)、第二数据处理单元(22)、连接至第二数据处理单元(22)的第二状态机(21)以及分别连接至第一和第二状态机(11、21)的主状态机(10)。第一和第二数据处理单元(12、22)分别包括帧结构描述表(12a、22a),用于存储帧头地址指针、帧尾地址指针和通信协议规定的各字段的值;第一状态机(11)、第二状态机(21)和主状态机(10)分别包括协议状态结构描述表(11a、21a、10a),用于存储帧头地址指针、帧尾地址指针和状态转移值。通过配置帧结构描述表(12a、22a)和协议状态结构描述表(11a、21a、10a),可实现对协议规定的各字段的值和协议的状态的重构,从而使处理器自适应协议的变化,提升了处理器的兼容性,降低了处理器重构的代价。
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Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)