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Pub. No.: WO/2017/154532 International Application No.: PCT/JP2017/006059
Publication Date: 14.09.2017 International Filing Date: 20.02.2017
H03L 7/197 (2006.01) ,H03L 7/23 (2006.01) ,H03M 3/02 (2006.01)
[IPC code unknown for H03L 7/197][IPC code unknown for H03L 7/23][IPC code unknown for H03M 3/02]
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
中溝 英之 NAKAMIZO, Hideyuki; JP
檜枝 護重 HIEDA, Morishige; JP
水谷 浩之 MIZUTANI, Hiroyuki; JP
田島 賢一 TAJIMA, Kenichi; JP
村上 加奈子 MURAKAMI, Kanako; JP
松井 重明 MATSUI, Jumei; JP
倉谷 泰孝 KURATANI, Yasutaka; JP
伊達 研郎 DATE, Kenro; JP
Priority Data:
(JA) パルスシフト回路及び周波数シンセサイザー
(EN) A problem with conventional distortion pulse shift circuits is that the output timing of a pulse signal cannot be controlled unless a reset signal is used. This pulse shift circuit is provided with: an integrator which integrates an input first signal at each clock; a quantizer into which a second signal is input, and which outputs a pulse signal when the integrated value from the integrator is equal to the signal value of the second signal or exceeds the signal value of the second signal; a delay circuit which delays the pulse signal; a converter which is provided at a stage preceding or following the delay circuit and which converts the signal value of the pulse signal into the signal value of the second signal; a subtractor which subtracts the signal value of the pulse signal, converted by the converter, from the signal value of the first signal to be input into the integrator; and an input signal control circuit into which a third signal is input, which is disposed at a stage preceding the integrator, and which either adds a signal value corresponding to the third signal to the first signal to be input into the integrator, or blocks input of the first signal into the integrator for a number of clocks corresponding to the third signal.
(FR) Les circuits classiques de décalage d'impulsion à distorsion présentent le problème de ne pas assurer le contrôle de la synchronisation de sortie d'un signal d'impulsion à moins d'utiliser un signal de réinitialisation. Le circuit de décalage d'impulsion selon l'invention comprend : un intégrateur qui intègre un premier signal d'entrée à chaque horloge ; un quantificateur dans lequel un deuxième signal est entré, et qui délivre un signal d'impulsion lorsque la valeur intégrée provenant de l'intégrateur est égale à la valeur de signal du deuxième signal ou dépasse la valeur de signal du deuxième signal ; un circuit retardateur qui retarde le signal d'impulsion ; un convertisseur qui est disposé à un étage précédant ou suivant le circuit retardateur et qui convertit la valeur de signal du signal d'impulsion en la valeur de signal du deuxième signal ; un soustracteur qui soustrait la valeur de signal du signal d'impulsion, convertie par le convertisseur, de la valeur de signal du premier signal à fournir en entrée à l'intégrateur ; et un circuit de commande de signal d'entrée dans lequel est entré un troisième signal, qui est disposé à un étage précédant l'intégrateur, et qui soit ajoute une valeur de signal, correspondant au troisième signal, au premier signal à fournir en entrée à l'intégrateur, soit bloque l'entrée du premier signal dans l'intégrateur pour un certain nombre de coups d'horloge correspondant au troisième signal.
(JA) 従来の歪みパルスシフト回路は、リセット信号を用いないと、パルス信号の出力タイミングを制御できないという課題があった。 本発明のパルスシフト回路は、入力される第1の信号をクロックごとに積算する積分器と、第2の信号が入力され、積分器の積算値が第2の信号の信号値と等しい又は第2の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第2の信号の信号値に変換する変換器と、積分器に入力される第1の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第3の信号が入力され、積分器より前段に配置され、積分器に入力される第1の信号に第3の信号に対応する信号値を加算する又は第3の信号に対応するクロック分、第1の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
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Filing Language: Japanese (JA)