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1. (WO2017154191) DIVIDER CIRCUIT, DEMULTIPLEXER CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUIT
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Pub. No.: WO/2017/154191 International Application No.: PCT/JP2016/057719
Publication Date: 14.09.2017 International Filing Date: 11.03.2016
IPC:
H03K 23/00 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
23
Pulse counters comprising counting chains; Frequency dividers comprising counting chains
Applicants:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Inventors:
坂江 達哉 SAKAE, Tatsuya; JP
加納 英樹 KANO, Hideki; JP
Agent:
國分 孝悦 KOKUBUN, Takayoshi; JP
Priority Data:
Title (EN) DIVIDER CIRCUIT, DEMULTIPLEXER CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT DIVISEUR, CIRCUIT DÉMULTIPLEXEUR ET CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 分周回路、デマルチプレクサ回路、及び半導体集積回路
Abstract:
(EN) A divider circuit includes: a first divider circuit unit (10) that generates a first divided clock signal by dividing a first clock signal; a second divider circuit unit (20) that generates a second divided clock signal by dividing a second clock signal having a first phase difference at the same frequency as the first clock signal; a detection circuit (30) that detects a phase relationship between the first divided clock signal and the second divided clock signal; and a selection circuit (50) that selects and outputs one of the second divided clock signal generated by the second divider circuit unit and an inverted signal of the second divided clock signal. The selection circuit selects and outputs, on the basis of the phase relationship between the first divided clock signal and the second divided clock signal detected by the detection circuit, one of the second divided clock signal and the inverted signal of the second divided clock signal, thereby making it possible to generate and output a divided clock signal that retains a desired phase relationship with respect to the first divided clock signal and that is based on the second clock signal.
(FR) Cette invention concerne un circuit diviseur, comprenant : une première unité de circuit diviseur (10) qui génère un premier signal d'horloge divisé en divisant un premier signal d'horloge; une seconde unité de circuit diviseur (20) qui génère un second signal d'horloge divisé en divisant un second signal d'horloge présentant une première différence de phase à la même fréquence que le premier signal d'horloge; un circuit de détection (30) qui détecte une relation de phase entre le premier signal d'horloge divisé et le second signal d'horloge divisé; et un circuit de sélection (50) qui sélectionne et délivre en sortie l'un du second signal d'horloge divisé généré par la seconde unité de circuit diviseur et d'un signal inversé du second signal d'horloge divisé. Le circuit de sélection sélectionne et délivre, sur la base de la relation de phase entre le premier signal d'horloge divisé et le second signal d'horloge divisé détecté par le circuit de détection, l'un du second signal d'horloge divisé et du signal inversé du second signal d'horloge divisé, ce qui permet de générer et de délivrer un signal d'horloge divisé qui conserve une relation de phase souhaitée par rapport au premier signal d'horloge divisé et qui est basé sur le second signal d'horloge.
(JA) 第1のクロック信号を分周して第1の分周クロック信号を生成する第1の分周回路部(10)と、第1のクロック信号と同じ周波数で第1の位相差を有する第2のクロック信号を分周して第2の分周クロック信号を生成する第2の分周回路部(20)と、第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を検出する検出回路(30)と、第2の分周回路部により生成される第2の分周クロック信号及び第2の分周クロック信号の反転信号の一方を選択し出力する選択回路(50)とを有する。選択回路が、検出回路により検出された第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係に基づいて、第2の分周クロック信号及び第2の分周クロック信号の反転信号の一方を選択し出力することで、第1の分周クロック信号に対して所望の位相関係を保持した、第2のクロック信号に基づく分周クロック信号を生成し出力することを可能にする。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)