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1. (WO2017154126) PULSE SHIFTING CIRCUIT AND FREQUENCY SYNTHESIZER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2017/154126 International Application No.: PCT/JP2016/057291
Publication Date: 14.09.2017 International Filing Date: 09.03.2016
IPC:
H03L 7/197 (2006.01) ,H03L 7/23 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
16
Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
18
using a frequency divider or counter in the loop
197
a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
16
Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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using more than one loop
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with pulse counters or frequency dividers
Applicants:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
Inventors:
中溝 英之 NAKAMIZO, Hideyuki; JP
檜枝 護重 HIEDA, Morishige; JP
水谷 浩之 MIZUTANI, Hiroyuki; JP
Agent:
稲葉 忠彦 INABA, Tadahiko; JP
Priority Data:
Title (EN) PULSE SHIFTING CIRCUIT AND FREQUENCY SYNTHESIZER
(FR) CIRCUIT DE DÉCALAGE D'IMPULSION ET SYNTHÉTISEUR DE FRÉQUENCE
(JA) パルスシフト回路及び周波数シンセサイザー
Abstract:
(EN) A conventional distortion pulse shifting circuit has a problem that an output timing of a pulse signal cannot be controlled without use of a reset signal. A pulse shifting circuit according to the present invention is provided with: an integrator that integrates an input first signal at clock cycles; a quantizer to which a second signal is input and that outputs a pulse signal when an integrated value of the integrator is equal to a signal value of the second signal or exceeds the signal value of the second signal; a delay circuit that delays the pulse signal; a converter that is provided at a preceding stage or a subsequent stage of the delay circuit and that converts a signal value of the pulse signal to a signal value of the second signal; a subtractor that subtracts the signal value of the pulse signal converted by the converter from a signal value of the first signal input to the integrator; and an input signal control circuit to which a third signal is input, that is arranged in a preceding stage with respect to the integrator, and that adds a signal value corresponding to the third signal to the first signal input to the integrator or blocks the first signal from being input to the integrator for a number of clocks corresponding to the third signal.
(FR) Les circuits classiques de décalage d'impulsion à distorsion présentent le problème de ne pas assurer le contrôle de la synchronisation de sortie d'un signal d'impulsion à moins d'utiliser un signal de réinitialisation. Un circuit de décalage d'impulsion selon la présente invention comprend : un intégrateur qui intègre un premier signal d'entrée à des cycles d'horloge ; un quantificateur dans lequel un deuxième signal est entré, et qui délivre un signal d'impulsion lorsqu'une valeur intégrée provenant de l'intégrateur est égale à la valeur de signal du deuxième signal ou dépasse la valeur de signal du deuxième signal ; un circuit retardateur qui retarde le signal d'impulsion ; un convertisseur qui est disposé à un étage précédant ou un étage suivant le circuit retardateur et qui convertit une valeur de signal du signal d'impulsion en une valeur de signal du deuxième signal ; un soustracteur qui soustrait la valeur de signal du signal d'impulsion, convertie par le convertisseur, d'une valeur de signal du premier signal délivré en entrée à l'intégrateur ; et un circuit de commande de signal d'entrée dans lequel est entré un troisième signal, qui est disposé à un étage précédent par rapport à l'intégrateur, et qui ajoute une valeur de signal, correspondant au troisième signal, au premier signal délivré en entrée à l'intégrateur, ou bloque l'entrée du premier signal dans l'intégrateur pour un certain nombre de coups d'horloge correspondant au troisième signal.
(JA) 従来の歪みパルスシフト回路は、リセット信号を用いないと、パルス信号の出力タイミングを制御できないという課題があった。 本発明のパルスシフト回路は、入力される第1の信号をクロックごとに積算する積分器と、第2の信号が入力され、積分器の積算値が第2の信号の信号値と等しい又は第2の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第2の信号の信号値に変換する変換器と、積分器に入力される第1の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第3の信号が入力され、積分器より前段に配置され、積分器に入力される第1の信号に第3の信号に対応する信号値を加算する又は第3の信号に対応するクロック分、第1の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)