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1. (WO2017151665) READ LATENCY REDUCTION IN A MEMORY DEVICE
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Pub. No.: WO/2017/151665 International Application No.: PCT/US2017/020021
Publication Date: 08.09.2017 International Filing Date: 28.02.2017
IPC:
G11C 7/06 (2006.01) ,G11C 7/10 (2006.01) ,G11C 7/22 (2006.01) ,G11C 8/06 (2006.01)
[IPC code unknown for G11C 7/06][IPC code unknown for G11C 7/10][IPC code unknown for G11C 7/22][IPC code unknown for G11C 8/06]
Applicants:
ADESTO TECHNOLOGIES CORPORATION [US/US]; 3600 Peterson Way Santa Clara, CA 95054, US
Inventors:
INTRATER, Gideon; US
PEDERSEN, Bard; US
NAVEH, Ishai; US
Agent:
STEPHENS, Michael, C.; US
Priority Data:
15/061,73204.03.2016US
Title (EN) READ LATENCY REDUCTION IN A MEMORY DEVICE
(FR) RÉDUCTION DE LATENCE DE LECTURE DANS UN DISPOSITIF MÉMOIRE
Abstract:
(EN) A memory device can include: a memory array with memory cells arranged as data lines; an interface that receives a read command requesting bytes of data in a consecutively addressed order from an address of a starting byte; a first buffer that stores a first data line from the memory array that includes the starting byte; a second buffer that stores a second data line from the memory array, which is consecutively addressed with respect to the first data line; output circuitry configured to access data from the buffers, and to sequentially output each byte from the starting byte through a highest addressed byte of the first data line, and each byte from a lowest addressed byte of the second data line until the requested data bytes has been output; and a data strobe driver that clocks each byte of data output by a data strobe on the interface.
(FR) Selon l'invention, un dispositif mémoire peut comprendre : une matrice mémoire avec des cellules de mémoire agencées en lignes de données ; une interface qui reçoit une commande de lecture demandant des octets de données dans un ordre à adressage consécutif à partir d'une adresse d'un octet de début ; un premier tampon qui stocke une première ligne de données de la matrice mémoire qui contient l'octet de début ; un deuxième tampon qui stocke une deuxième ligne de données de la matrice mémoire, qui est à adressage consécutif par rapport à la première ligne de données ; de la circuiterie de sortie configurée pour accéder aux données des tampons, et fournir séquentiellement en sortie chaque octet à partir de l'octet de départ jusqu'à l'octet d'adresse la plus haute de la première ligne de données, et chaque octet à partir d'un octet d'adresse la plus basse de la deuxième ligne de données jusqu'à ce que les octets de données demandés aient été fournis ; et un pilote d'échantillonnage de données qui synchronise chaque octet de données fourni grâce à un échantillonnage de données sur l'interface.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Publication Language: English (EN)
Filing Language: English (EN)