Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2017151293) LOW-AREA LOW CLOCK-POWER FLIP-FLOP
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2017/151293 International Application No.: PCT/US2017/017459
Publication Date: 08.09.2017 International Filing Date: 10.02.2017
Chapter 2 Demand Filed: 18.12.2017
IPC:
H03K 3/012 (2006.01) ,H03K 3/3562 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
3
Circuits for generating electric pulses; Monostable, bistable or multistable circuits
01
Details
012
Modifications of generator to improve response time or to decrease power consumption
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
3
Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02
Generators characterised by the type of circuit or by the means used for producing pulses
353
by the use, as active elements, of field-effect transistors with internal or external positive feedback
356
Bistable circuits
3562
of the master-slave type
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTEN: International IP Administration 5775 Morehouse Drive San Diego, California, US 92121-1714, US
Inventors:
RASOULI, Seid Hadi; US
CHEN, Xiangdong; US
BOYNAPALLI, Venugopal; US
Agent:
HODGES, Jonas J.; US
GELFOUND, Craig A.; US
HARRIMAN, John D.; US
BINDSEIL, James; US
Priority Data:
15/061,05504.03.2016US
Title (EN) LOW-AREA LOW CLOCK-POWER FLIP-FLOP
(FR) BASCULE DE FAIBLE SUPERFICIE ET DE FAIBLE PUISSANCE D’HORLOGE
Abstract:
(EN) In one example, the apparatus includes a first AND gate, a second AND gate, a first NOR gate, a second NOR gate, a third NOR gate, a first inverter, and a second inverter. The first AND gate output is coupled to the first NOR gate first input. The first NOR gate output is coupled to the second NOR gate first input. The second NOR gate output is coupled to the first NOR gate second input. The first inverter output is coupled to the first AND gate second input and the second NOR gate second input. The second AND gate first input is coupled to the first inverter output. The third NOR gate first input is coupled to the second NOR gate output. The third NOR gate second input is coupled to the second AND gate output. The second inverter output is coupled to the second AND gate second input.
(FR) Dans un exemple, l’appareil de l’invention comprend une première porte ET, une deuxième porte ET, une première porte NON-OU, une deuxième porte NON-OU, une troisième porte NON-OU, un premier convertisseur et un deuxième convertisseur. La sortie de la première porte ET est couplée à la première entrée de la première porte NON-OU. La sortie de la première porte NON-OU est couplée à la première entrée de la deuxième porte NON-OU. La sortie de la deuxième porte NON-OU est couplée à la deuxième entrée de la première porte NON-OU. La sortie du premier convertisseur est couplée à deuxième entrée de la première porte ET et à la deuxième entrée de la deuxième porte NON-OU. La première entrée de la deuxième porte ET est couplée à la sortie du premier convertisseur. La première entrée de la troisième porte NON-OU est couplée à la sortie de la deuxième porte NON-OU. La deuxième entrée de la troisième porte NON-OU est couplée à la sortie de la deuxième porte ET. La sortie du deuxième convertisseur est couplée à la deuxième entrée de la deuxième porte ET.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)