Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2017150811) HARDWARE ARCHITECTURE FOR ACCELERATION OF COMPUTER VISION AND IMAGING PROCESSING
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2017/150811 International Application No.: PCT/KR2017/001028
Publication Date: 08.09.2017 International Filing Date: 31.01.2017
IPC:
G06T 1/20 (2006.01) ,G06T 1/60 (2006.01)
[IPC code unknown for G06T 1/20][IPC code unknown for G06T 1/60]
Applicants:
SAMSUNG ELECTRONICS CO., LTD. [KR/KR]; 129, Samsung-ro Yeongtong-gu Suwon-si Gyeonggi-do 16677, KR
Inventors:
LEE, Seok-Jun; US
LEE, Seungjin; US
Agent:
KWON, Hyuk-Rok; KR
LEE, Jeong-Soon; KR
Priority Data:
15/059,17502.03.2016US
Title (EN) HARDWARE ARCHITECTURE FOR ACCELERATION OF COMPUTER VISION AND IMAGING PROCESSING
(FR) ARCHITECTURE MATÉRIELLE POUR L'ACCÉLÉRATION DU TRAITEMENT DE LA VISION ARTIFICIELLE ET DE L'IMAGERIE
Abstract:
(EN) An image and vision processing architecture included a plurality of image processing hardware accelerators each configured to perform a different one of a plurality of image processing operations on image data. A multi-port memory shared by the hardware accelerators stores the image data and is configurably coupled by a sparse crossbar interconnect to one or more of the hardware accelerators depending on a use case employed. The interconnect processes accesses of the image data by the hardware accelerators. Two or more of the hardware accelerators are chained to operate in sequence in a first order for a first use case, and at least one of the hardware accelerators is set to operate for a second use case. Portions of the memory are allocated to the hardware accelerators based on the use case employed, with an allocated portion of the memory configured as a circular buffer.
(FR) L'invention concerne une architecture de traitement d'image et de vision comprenant une pluralité d'accélérateurs matériels de traitement d'image, chacun d'entre eux étant configuré pour effectuer une opération différente parmi une pluralité d'opérations de traitement d'image sur des données d'image. Une mémoire multiport partagée par les accélérateurs matériels mémorise les données d'image et est couplée en configuration par une interconnexion crossbar creuse à un ou plusieurs des accélérateurs matériels selon le cas d'utilisation employé. L'interconnexion traite les accès aux données d'image par les accélérateurs matériels. Au moins deux des accélérateurs matériels sont chaînés pour fonctionner les uns après les autres dans un premier ordre pour un premier cas d'utilisation, et au moins un des accélérateurs matériels est réglé de manière à fonctionner dans un second cas d'utilisation. Des parties de la mémoire sont attribuées aux accélérateurs matériels sur la base du cas d'utilisation employé, une partie attribuée de la mémoire étant configurée pour servir de tampon circulaire.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)