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1. (WO2017148991) METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT
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Pub. No.: WO/2017/148991 International Application No.: PCT/EP2017/054727
Publication Date: 08.09.2017 International Filing Date: 01.03.2017
IPC:
H01L 21/60 (2006.01) ,H01L 23/473 (2006.01) ,H01L 23/538 (2006.01) ,H01L 23/482 (2006.01) ,H01L 21/56 (2006.01)
[IPC code unknown for H01L 21/60][IPC code unknown for H01L 23/473][IPC code unknown for H01L 23/538][IPC code unknown for H01L 23/482][IPC code unknown for H01L 21/56]
Applicants:
FRAUNHOFER-GESELLSCHAFT ZUR FÖRDERUNG DER ANGEWANDTEN FORSCHUNG E.V. [DE/DE]; Hansastraße 27c 80686 München, DE
Inventors:
OPPERMANN, Hans-Hermann; DE
ZOSCHKE, Kai; DE
MANIER, Charles-Alix; DE
WILKE, Martin; DE
TEKIN, Tolga; DE
GERNHARDT, Robert; DE
Agent:
PFENNING, MEINIG & PARTNER MBB; Joachimsthaler Straße 12 10719 Berlin, DE
Priority Data:
10 2016 203 453.702.03.2016DE
Title (EN) METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT
(FR) PROCÉDÉ DE PRODUCTION D'UN COMPOSANT À SEMI-CONDUCTEUR ET COMPOSANT À SEMI-CONDUCTEUR
(DE) VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERBAUELEMENTS UND HALBLEITERBAUELEMENT
Abstract:
(EN) The invention relates to a method for producing a semiconductor component (27). The proposed method comprises the provision of a planar support (4) comprising an upper face (6) and a lower face (7), the support (4) having a continuous opening (5) running between the upper face (6) and the lower face (7). A semiconductor arrangement (8) is provided in a further step. The semiconductor arrangement (8) has a semiconductor chip (10) with electrically and/or optically active regions (12) on its underside (11). The semiconductor arrangement (8) is then positioned in the opening (5), such that a lower face (9) of the semiconductor arrangement (8) and the lower face (7) of the support (4) run on a common plane. The semiconductor arrangement (8) is subsequently potted using a potting compound (17), such that the semiconductor arrangement (8) is bonded to the support (4). The semiconductor arrangement (8) forms a semiconductor system (18) together with the support (4) and the potting compound (17). Finally, the semiconductor system (18) is thinned by milling from above, such that the upper face (6) of the support and an upper face (22) of the semiconductor arrangement (8) run on a common plane.
(FR) L'invention concerne un procédé de fabrication d'un composant à semi-conducteur (27). Le procédé selon l'invention comprend la fourniture d'un support plat (4) avec un côté supérieur (6) et un côté inférieur (7), le support (4) présentant un évidement traversant (5), qui s'étend entre le côté supérieur (6) et le côté inférieur (7). Dans une autre étape, un dispositif semi-conducteur (8) est fourni. Le dispositif semi-conducteur (8) présente une puce semi-conductrice (10), qui comprend, sur un côté inférieur (11), des zones d'activités électriques et/ou optiques (12). Ensuite, le dispositif semi-conducteur (8) est disposé dans l'évidement (5), de sorte qu'un côté inférieur (9) du dispositif semi-conducteur (8) et le côté inférieur (7) du support (4) s'étendent dans un plan commun. Alors, le dispositif semi-conducteur (8) est scellé au moyen d'une masse de scellement (17), de sorte que le dispositif semi-conducteur (8) soit relié par liaison de matière au support (4). Le dispositif semi-conducteur (8) forme, avec le support (4) et la masse de scellement (17), un système à semi-conducteur (18). Ensuite, le système à semi-conducteur (18) est aminci par ponçage, depuis le dessus, de sorte qu'un côté supérieur (6) du support et un côté supérieur (22) du dispositif semi-conducteur (8) s'étendent dans un plan commun.
(DE) Die Anmeldung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements (27). Das vorgeschlagene Verfahren umfasst ein Bereitstellen eines flächigen Trägers (4) mit einer Oberseite (6) und einer Unterseite (7), wobei der Träger (4) eine durchgehende Aussparung (5) aufweist, die zwischen der Oberseite (6) und der Unterseite (7) verläuft. In einem weiteren Schritt wird eine Halbleiteranordnung (8) bereitgestellt. Die Halbleiteranordnung (8) weist einen Halbleiterchip (10) auf, der an einer Unterseite (11) elektrisch und/oder optisch aktive Bereiche (12) umfasst. Anschließend wird die Halbleiteranordnung (8) in der Aussparung (5) angeordnet, derart dass eine Unterseite (9) der Halbleiteranordnung (8) und die Unterseite (7) des Trägers (4) in einer gemeinsamen Ebene verlaufen. Daraufhin wird die Halbleiteranordnung (8) mit einer Vergussmasse (17) so vergossen, dass die Halbleiteranordnung (8) mit dem Träger (4) stoffschlüssig verbunden wird. Die Halbleiteranordnung (8) bildet mit dem Träger (4) und der Vergussmasse (17) ein Halbleitersystem (18). Anschließend wird das Halbleitersystem (18) durch Schleifen von oben so ausgedünnt, dass eine Oberseite (6) des Trägers und eine Oberseite (22) der Halbleiteranordnung (8) in einer gemeinsamen Ebene verlaufen.
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Publication Language: German (DE)
Filing Language: German (DE)