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1. (WO2017147886) METHOD FOR ROBUST PHASE-LOCKED LOOP DESIGN
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Pub. No.: WO/2017/147886 International Application No.: PCT/CN2016/075533
Publication Date: 08.09.2017 International Filing Date: 03.03.2016
IPC:
H03K 7/00 (2006.01)
[IPC code unknown for H03K 7]
Applicants:
YU, Hongchun [CN/CN]; US (US)
LIN, Weiran [CN/CN]; US (US)
LI, Shuguang [CN/CN]; US (US)
YIN, Guangming [US/US]; US (US)
QUALCOMM INCORPORATED [US/US]; International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
YU, Hongchun; US
LIN, Weiran; US
LI, Shuguang; US
YIN, Guangming; US
Agent:
NTD PATENT & TRADEMARK AGENCY LIMITED; 中国北京市 东城区北三环东路36号北京环球贸易中心C座10层 10th Floor, Tower C, Beijing Global Trade Center 36 North Third Ring Road East, Dongcheng District Beijing 100013, CN
Priority Data:
Title (EN) METHOD FOR ROBUST PHASE-LOCKED LOOP DESIGN
(FR) PROCÉDÉ DE CONCEPTION DE BOUCLE À VERROUILLAGE DE PHASE ROBUSTE
Abstract:
(EN) Systems, methods, and apparatus (100) are disclosed that can improve robustness of digital phase locked loop (PLL) circuits. A method performed by a clock generation device includes generating a plurality of phase-shifted signals, each of the plurality of phase-shifted signals having a phase shift with respect to a base clock signal (202) that is unique within the plurality of phase-shifted signals, selecting a first phase-shifted signal as an output signal (222), generating a first phase control word ( 312) indicative of a second phase-shifted signal when the second signal has a closer phase relationship with a reference signal (204) than the first signal, refraining from selecting the second signal as the output signal (222) while either of the first signal and the second signal is in a first signaling state, and selecting as the output signal (222), the second signal when the first signal and the second signal are in a second signaling state.
(FR) La présente invention concerne des systèmes, des procédés et des appareils (100) qui peuvent améliorer la robustesse des circuits de boucle à verrouillage de phase (PLL) numériques. Un procédé effectué par un dispositif de génération d'horloge comprend de générer une pluralité de signaux déphasés, chacun de la pluralité de signaux déphasés ayant un décalage de phase par rapport à un signal d'horloge de base (202) qui est unique dans la pluralité de signaux déphasés, sélectionner un premier signal déphasé en tant que signal de sortie (222), générer un premier mot de commande de phase (312) indicatif d'un second signal déphasé lorsque le second signal a une relation de phase plus proche avec un signal de référence (204) que le premier signal, s'abstenir de sélectionner le second signal en tant que signal de sortie (222) lorsque l'un ou l'autre du premier signal et du second signal est dans un premier état de signalisation, et sélectionner en tant que signal de sortie (222) le second signal lorsque le premier signal et le second signal sont dans un second état de signalisation.
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Publication Language: English (EN)
Filing Language: English (EN)