Search International and National Patent Collections
Some content of this application is unavailable at the moment.
If this situation persists, please contact us atFeedback&Contact
1. (WO2017138996) TECHNIQUES TO ENABLE SCALABLE CRYPTOGRAPHICALLY PROTECTED MEMORY USING ON-CHIP MEMORY
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/138996 International Application No.: PCT/US2016/063193
Publication Date: 17.08.2017 International Filing Date: 21.11.2016
IPC:
G06F 12/14 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
14
Protection against unauthorised use of memory
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
NARENDRA TRIVEDI, Alpa; US
CHHABRA, Siddhartha; US
DURHAM, David; US
Agent:
DYER, Richard A; US
Priority Data:
14/977,39121.12.2015US
Title (EN) TECHNIQUES TO ENABLE SCALABLE CRYPTOGRAPHICALLY PROTECTED MEMORY USING ON-CHIP MEMORY
(FR) TECHNIQUES DE MISE EN ŒUVRE D'UNE MÉMOIRE PROTÉGÉE DE MANIÈRE CRYPTOGRAPHIQUE UTILISANT UNE MÉMOIRE SUR PUCE
Abstract:
(EN) Techniques to enable scalable cryptographically protected memory using on-chip memory are described. In one embodiment, an apparatus may comprise a processor component implemented on a first integrated circuit, an on-chip memory component implemented on the first integrated circuit, the on-chip memory component to include a memory page handler to manage memory pages stored on the on-chip memory component, and a cryptographic engine to encrypt and decrypt memory pages for the memory page handler, and an off-chip memory component implemented on a second integrated circuit coupled to the first integrated circuit, the off-chip memory component to store encrypted memory pages evicted from the on-chip memory component. Other embodiments are described and claimed.
(FR) Cette invention concerne des techniques de mise en œuvre d'une mémoire protégée de manière cryptographique utilisant une mémoire sur puce. Selon un mode de réalisation, un appareil comprend éventuellement un composant de processeur mis en œuvre sur un premier circuit intégré, un composant de mémoire sur puce mis en œuvre sur le premier circuit intégré, le composant de mémoire sur puce comprenant un gestionnaire de page de mémoire pour gérer des pages de mémoire stockées sur le composant de mémoire sur puce, et un moteur cryptographique pour crypter et décrypter des pages de mémoire pour le gestionnaire de page de mémoire, et un composant de mémoire hors puce mis en œuvre sur un second circuit intégré couplé au premier circuit intégré, le composant de mémoire hors puce étant conçu pour stocker des pages de mémoire cryptées évincées du composant de mémoire sur puce. L'invention porte en outre sur d'autres modes de réalisation.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)