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1. (WO2017138402) SEMICONDUCTOR DEVICE, POWER MODULE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING POWER MODULE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/138402 International Application No.: PCT/JP2017/003337
Publication Date: 17.08.2017 International Filing Date: 31.01.2017
IPC:
H01L 23/29 (2006.01) ,H01L 21/56 (2006.01) ,H01L 23/31 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
28
Encapsulation, e.g. encapsulating layers, coatings
29
characterised by the material
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
50
Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/06-H01L21/326162
56
Encapsulations, e.g. encapsulating layers, coatings
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
28
Encapsulation, e.g. encapsulating layers, coatings
31
characterised by the arrangement
Applicants:
ローム株式会社 ROHM CO., LTD. [JP/JP]; 京都府京都市右京区西院溝崎町21番地 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP
Inventors:
岩橋 清太 IWAHASHI Seita; JP
濟藤 匡男 SAITO Masao; JP
Agent:
三好 秀和 MIYOSHI Hidekazu; JP
寺山 啓進 TERAYAMA Keishin; JP
Priority Data:
2016-02174008.02.2016JP
Title (EN) SEMICONDUCTOR DEVICE, POWER MODULE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING POWER MODULE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, MODULE DE PUISSANCE, PROCÉDÉ PERMETTANT DE FABRIQUER UN DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ PERMETTANT DE FABRIQUER UN MODULE DE PUISSANCE
(JA) 半導体装置、パワーモジュール、およびその製造方法
Abstract:
(EN) This semiconductor device (200) is provided with a substrate (80), at least one semiconductor chip (40) which is arranged on the substrate (80), a first resin layer (14) which is arranged on the semiconductor chip (40) and the substrate (80) so as to cover the semiconductor chip (40), and a second resin layer (15) which is arranged on the first resin layer (14) and has a thermal expansion coefficient that is lower than the thermal expansion coefficient of the first resin layer (14) and an elastic modulus that is higher than the elastic modulus of the first resin layer (14). The second resin layer (15) is formed so as to cover at least the upper surface of the first resin layer (14). Consequently, the present invention provides: a semiconductor device which is reduced in warping, thereby decreasing the thermal resistance and improving the current density, and which is able to be reduced in cost and size by reducing the number of chips; a power module; a method for manufacturing the semiconductor device; and a method for manufacturing the power module.
(FR) La présente invention concerne un dispositif à semi-conducteur (200) qui est doté d'un substrat (80), d'au moins une puce à semi-conducteur (40) qui est disposée sur le substrat (80), d'une première couche de résine (14) qui est disposée sur la puce à semi-conducteur (40) et le substrat (80) de sorte à recouvrir la puce à semi-conducteur (40), et d'une seconde couche de résine (15) qui est disposée sur la première couche de résine (14) et présente un coefficient de dilatation thermique qui est inférieur au coefficient de dilatation thermique de la première couche de résine (14) et un module d'élasticité qui est supérieur au module d'élasticité de la première couche de résine (14). La seconde couche de résine (15) est formée de sorte à recouvrir au moins la surface supérieure de la première couche de résine (14). Par conséquent, la présente invention porte : sur un dispositif à semi-conducteur qui présente une déformation réduite, ce qui permet de réduire la résistance thermique et d'améliorer la densité de courant, et dont le coût et la taille peuvent être réduits en réduisant le nombre de puces ; sur un module de puissance ; sur un procédé permettant de fabriquer le dispositif à semi-conducteur ; et sur un procédé permettant de fabriquer le module de puissance.
(JA) 半導体装置(200)は、基板(80)と、基板(80)上に配置された少なくとも1つの半導体チップ(40)と、半導体チップ(40)および基板(80)上に配置され、半導体チップ(40)を覆うように形成される第1の樹脂層(14)と、第1の樹脂層(14)上に配置され、第1の樹脂層(14)の熱膨張率よりも小さい熱膨張率を有するとともに、第1の樹脂層(14)の弾性率よりも大きい弾性率を有する第2の樹脂層(15)とを備え、第2の樹脂層(15)は、第1の樹脂層(14)の少なくとも上面を覆うように形成される。半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供する。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)